显示装置的制作方法

1.本公开总体上涉及显示装置。更具体地，本公开涉及具有多个晶体管的显示装置，该多个晶体管具有改善的电特性。


背景技术：

2.显示装置包括多个像素。像素中的每一个包括多个晶体管。晶体管中的每一个包括产生驱动电流的驱动晶体管和将数据电压提供给驱动晶体管的开关晶体管。开关晶体管可以响应于栅信号来执行开关操作。可以通过彼此接触的导电图案将栅信号提供给开关晶体管。导电图案可以通过接触孔彼此接触。然而，当接触孔没有被适当地形成时，栅信号不能被提供给开关晶体管。因此，可能出现数据电压没有被提供给驱动晶体管的缺陷。因此，需要开发不会损坏晶体管的电特性的新颖的显示装置。
3.在本背景技术部分中公开的以上信息仅用于理解本公开的背景，并且因此，它可包含不构成现有技术的信息。


技术实现要素：

4.一些示例实施例提供了一种显示装置，该显示装置包括具有改善的电特性的多个晶体管。
5.根据示例实施例的显示装置可以包括：第一有源图案；第一补偿栅电极，设置在第一有源图案上，包括在第一方向上延伸的第一电极延伸部和在与第一方向交叉的第二方向上从第一电极延伸部突出的第一电极突出部；以及补偿栅线，设置在第一补偿栅电极上，并且包括在第一方向上延伸的线延伸部和在第二方向上从线延伸部突出的第一线突出部。线延伸部可以通过第一接触孔接触第一电极延伸部，并且第一接触孔可以与第一电极延伸部重叠。第一线突出部可以通过第二接触孔接触第一电极突出部，并且第二接触孔可以与第一电极突出部重叠。
6.根据示例实施例，补偿栅线可以通过第一接触孔和第二接触孔中的至少一个电连接到第一补偿栅电极。
7.根据示例实施例，第一接触孔可以与和第一电极突出部的一侧相邻的第一电极延伸部重叠，并且第二接触孔可以与第一电极突出部的和第一电极突出部的该一侧相对的另一侧重叠。
8.根据示例实施例，第一接触孔和第二接触孔可以不与第一有源图案重叠。
9.根据示例实施例，第一电极延伸部和线延伸部可以彼此重叠，并且第一电极突出部和第一线突出部可以彼此重叠。
10.根据示例实施例，第一电极突出部的形状可以与第一线突出部的形状相同。
11.根据示例实施例，第一电极延伸部可以与第一有源图案的第一沟道区重叠，并且第一电极突出部可以与第一有源图案的第二沟道区重叠。
12.根据示例实施例，显示装置可以进一步包括：第一初始化栅电极，设置在第一有源
图案上；以及初始化栅线，设置在第一初始化栅电极上，并且在第一方向上延伸。
13.根据示例实施例，第一初始化栅电极可以包括：第一初始化电极延伸部，在第一方向上延伸；第二初始化电极延伸部，在第一方向上延伸，并且在第二方向上与第一初始化电极延伸部间隔开；以及初始化电极连接部，在第二方向上延伸。第一初始化电极延伸部和第二初始化电极延伸部可以从初始化电极连接部的同一侧突出。
14.根据示例实施例，第一初始化电极延伸部可以与第一有源图案的第三沟道区重叠，并且第二初始化电极延伸部可以与第一有源图案的第四沟道区重叠。
15.根据示例实施例，初始化栅线可以通过第三接触孔接触初始化电极连接部。
16.根据示例实施例，显示装置可以进一步包括：第二有源图案，连接到第一有源图案，并且设置在与第一有源图案相同的层中；以及第三有源图案，连接到第二有源图案，并且设置在与第二有源图案相同的层中。
17.根据示例实施例，第一电极延伸部可以延伸以与第二有源图案的第五沟道区重叠。
18.根据示例实施例，显示装置可以进一步包括：第二补偿栅电极，设置在第二有源图案上，并且具有与第一补偿栅电极相同的形状；以及第三补偿栅电极，设置在第三有源图案上，并且具有与第二补偿栅电极相同的形状。线延伸部可以电连接到第二补偿栅电极和第三补偿栅电极。
19.根据示例实施例，补偿栅线可以包括：第二线突出部，在第二方向上从线延伸部突出，并且与第二补偿栅电极的第二电极突出部接触；以及第三线突出部，在第二方向上从线延伸部突出，并且与第三补偿栅电极的第三电极突出部接触。
20.根据示例实施例，显示装置可以进一步包括：第二初始化栅电极，设置在第二有源图案上，并且具有与第一初始化栅电极相同的形状；以及第三初始化栅电极，设置在第三有源图案上，并且具有与第二初始化栅电极相同的形状。初始化栅线可以电连接到第二初始化栅电极和第三初始化栅电极。
21.根据示例实施例，显示装置可以进一步包括：初始化电压线，设置在补偿栅线上，并且在第二方向上延伸。初始化电压线可以将初始化电压提供给第一有源图案、第二有源图案和第三有源图案。
22.因此，根据示例实施例的显示装置可以包括补偿栅电极和与补偿栅电极接触的补偿栅线。由于补偿栅线通过第一接触孔和第二接触孔中的至少一个接触补偿栅电极，因此补偿栅线可以电连接到补偿栅电极。补偿栅线可以将栅信号提供给补偿栅电极。由于补偿栅线通过第一接触孔和第二接触孔中的至少一个接触补偿栅电极，因此即使第一接触孔和第二接触孔中的一个没有被适当地形成，补偿栅线也可以电连接到栅电极。因此，可以防止数据电压没有被发送到晶体管的缺陷。
23.将理解，前面的一般描述和下面的详细描述都是示例且是解释性的，并且旨在提供对所要求保护的本公开的进一步解释。
附图说明
24.被包括以提供对本公开的进一步理解并且被并入本说明书中且构成本说明书的一部分的附图示出了本公开的示例实施例，并且与说明书一起用于解释本公开。
25.图1是示出根据示例实施例的显示装置的框图。
26.图2是示出在图1的显示装置中包括的第一像素的等效电路图。
27.图3是示出在图1的显示装置中包括的第一像素、第二像素和第三像素的平面图。
28.图4是示出在图1的显示装置中包括的构成元件的堆叠结构的截面图。
29.图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是示出在图1的显示装置中包括的第一像素、第二像素和第三像素的平面图。
30.图16是沿着图14的线i-i’截取的截面图。
31.图17是沿着图14的线ii-ii’截取的截面图。
32.图18是沿着图15的线iii-iii’截取的截面图。
具体实施方式
33.根据下面的详细描述并结合附图，将更清楚地理解说明性的非限制性示例实施例。
34.图1是示出根据示例实施例的显示装置的框图。图2是示出在图1的显示装置中包括的第一像素的等效电路图。
35.参照图1和图2，根据示例实施例的显示装置10可以包括像素部分pxp、数据驱动器ddv、栅驱动器gdv、发射驱动器edv和控制器con。
36.像素部分pxp可以包括多个像素。像素可以沿着第一方向d1布置，并且可以沿着与第一方向d1交叉的第二方向d2布置。例如，像素部分pxp可以包括沿着第一方向d1布置的第一像素px1、第二像素px2和第三像素px3。
37.另外，多条栅线、多条发射控制线、多条数据线、多条高电力电压线和多条初始化电压线可以设置在像素部分pxp中。例如，在第一方向d1上延伸的栅线gl，在第一方向d1上延伸的发射控制线1240，在第二方向d2上延伸的第一数据线至第三数据线1510、2510和3510，在第二方向d2上延伸的第一高电力电压线至第三高电力电压线1520、2520和3520，以及在第二方向d2上延伸的初始化电压线1540可以设置在像素部分pxp中。例如，栅线gl、发射控制线1240和初始化电压线1540可以电连接到第一像素至第三像素px1、px2和px3。第一数据线至第三数据线1510、2510和3510可以被分别电连接到第一像素至第三像素px1、px2和px3，并且第一高电力电压线至第三高电力电压线1520、2520和3520可以被分别电连接到第一像素至第三像素px1、px2和px3。
38.数据驱动器ddv可以基于输出图像数据odat和数据控制信号dctrl产生数据电压data。例如，数据驱动器ddv可以产生与输出图像数据odat相对应的数据电压data，并且可以响应于数据控制信号dctrl输出数据电压data。数据控制信号dctrl可以包括输出数据使能信号、水平开始信号和负载信号。在示例实施例中，数据驱动器ddv可以用一个或多个集成电路(“ic”)实现。
39.栅驱动器gdv可以基于栅控制信号gctrl产生栅信号gs。例如，栅信号gs可以包括第一栅信号gw、第二栅信号gc和第三栅信号gb。第一栅信号至第三栅信号gw、gc和gb中的每一个可以包括用于导通晶体管的栅导通电压和用于截止晶体管的栅截止电压。栅控制信号gctrl可以包括垂直开始信号、时钟信号等。在示例实施例中，栅驱动器gdv可以被集成在像素部分pxp的外围部分中。
40.发射驱动器edv可以基于发射控制信号ectrl产生发射驱动信号em。发射驱动信号em可以包括栅导通电压和栅截止电压。发射驱动信号em可以包括垂直开始信号、时钟信号等。在示例实施例中，发射驱动器edv可以被集成在像素部分pxp的外围部分中。在另一示例实施例中，发射驱动器edv可以用一个或多个集成电路实现。
41.控制器con(例如，时序控制器t-con)可以从外部主机处理器(例如，gpu)接收输入图像数据idat和控制信号ctrl。例如，输入图像数据idat可以是包括红色图像数据、绿色图像数据和蓝色图像数据的rgb数据。控制信号ctrl可以包括垂直同步信号、水平同步信号、输入数据使能信号、主时钟信号等。控制器con可以基于输入图像数据idat和控制信号ctrl产生栅控制信号gctrl、数据控制信号dctrl和输出图像数据odat。
42.如图2中所示，第一像素px1可以包括像素电路pc和至少一个有机发光二极管oled。第一像素至第三像素px1、px2和px3的等效电路图可以基本上相同。在下文中，将描述第一像素px1的等效电路图。
43.像素电路pc可以将驱动电流提供给有机发光二极管oled。在示例实施例中，像素电路pc可以包括多个晶体管和至少一个存储电容器。例如，像素电路pc可以包括第一晶体管t1、第二晶体管t2、第三双晶体管t3_1和第三双晶体管t3_2、第四双晶体管t4_1和第四双晶体管t4_2、第五晶体管t5、第六晶体管t6、第七晶体管t7、以及存储电容器cst。第一晶体管t1可以被称为驱动晶体管，第二晶体管t2可以被称为开关晶体管，第三双晶体管t3_1和第三双晶体管t3_2可以被称为补偿晶体管，第四双晶体管t4_1和第四双晶体管t4_2可以被称为初始化晶体管，第五晶体管t5和第六晶体管t6可以被称为发射控制晶体管，并且第七晶体管t7可以被称为阳极初始化晶体管。
44.第一晶体管t1可以包括栅端子、第一端子(例如，源端子)和第二端子(例如，漏端子)。第一晶体管t1的栅端子可以连接到存储电容器cst。第一晶体管t1的第一端子可以接收高电力电压elvdd。第一晶体管t1的第二端子可以连接到第六晶体管t6。第一晶体管t1可以基于高电力电压elvdd和数据电压data产生驱动电流。
45.第二晶体管t2可以包括栅端子、第一端子(例如，源端子)和第二端子(例如，漏端子)。第二晶体管t2的栅端子可以通过栅线gl接收第一栅信号gw。
46.第二晶体管t2可以响应于第一栅信号gw被导通或被截止。例如，当第二晶体管t2是pmos晶体管时，第二晶体管t2可以在第一栅信号gw具有正电压电平时被截止，并且可以在第一栅信号gw具有负电压电平时被导通。第二晶体管t2的第一端子可以通过第一数据线1510接收数据电压data。第二晶体管t2的第二端子可以在第二晶体管t2被导通时将数据电压data提供给第一晶体管t1的第一端子。
47.第三双晶体管t3_1和第三双晶体管t3_2中的每一个可以包括栅端子、第一端子(例如，源端子)和第二端子(例如，漏端子)。第三双晶体管t3_1的栅端子和第三双晶体管t3_2的栅端子可以接收第一栅信号gw。例如，第一栅信号gw可以被提供给第二晶体管t2的栅端子以及第三双晶体管t3_1的栅端子和第三双晶体管t3_2的栅端子。
48.第三双晶体管t3_1和第三双晶体管t3_2可以响应于第一栅信号gw被导通或被截止。例如，当第三双晶体管t3_1和第三双晶体管t3_2是pmos晶体管时，第三双晶体管t3_1和第三双晶体管t3_2可以在第一栅信号gw具有负电压电平时被导通，并且可以在第一栅信号gw具有正电压电平时被截止。在第三双晶体管t3_1和第三双晶体管t3_2响应于第一栅信号
gw被导通的时段期间，第三双晶体管t3_1和第三双晶体管t3_2可以将第一晶体管t1二极管连接。因此，第三双晶体管t3_1和第三双晶体管t3_2可以补偿第一晶体管t1的阈值电压。
49.第四双晶体管t4_1和第四双晶体管t4_2中的每一个可以包括栅端子、第一端子(例如，源端子)和第二端子(例如，漏端子)。第四双晶体管t4_1的栅端子和第四双晶体管t4_2的栅端子可以接收第二栅信号gc。第四双晶体管t4_1和第四双晶体管t4_2可以将初始化电压vint发送到第一晶体管t1的栅端子。
50.第四双晶体管t4_1和第四双晶体管t4_2可以响应于第二栅信号gc被导通或被截止。例如，当第四双晶体管t4_1和第四双晶体管t4_2是pmos晶体管时，第四双晶体管t4_1和第四双晶体管t4_2可以在第二栅信号gc具有负电压电平时被导通，并且可以在第二栅信号gc具有正电压电平时被截止。
51.在第四双晶体管t4_1和第四双晶体管t4_2响应于第二栅信号gc被导通的时段期间，初始化电压vint可以被提供给第一晶体管t1的栅端子。因此，第一晶体管t1的栅端子可以被初始化到初始化电压vint。
52.第五晶体管t5可以包括栅端子、第一端子(例如，源端子)和第二端子(例如，漏端子)。第五晶体管t5的栅端子可以接收发射驱动信号em。第五晶体管t5的第一端子可以接收高电力电压elvdd。第五晶体管t5的第二端子可以连接到第一晶体管t1。当第五晶体管t5响应于发射驱动信号em被导通时，第五晶体管t5可以将高电力电压elvdd提供给第一晶体管t1。
53.第六晶体管t6可以包括栅端子、第一端子(例如，源端子)和第二端子(例如，漏端子)。第六晶体管t6的栅端子可以接收发射驱动信号em。第六晶体管t6的第一端子可以连接到第一晶体管t1。第六晶体管t6的第二端子可以连接到有机发光二极管oled。当第六晶体管t6响应于发射驱动信号em被导通时，第六晶体管t6可以将驱动电流提供给有机发光二极管oled。
54.第七晶体管t7可以包括栅端子、第一端子(例如，源端子)和第二端子(例如，漏端子)。第七晶体管t7的栅端子可以接收第三栅信号gb。第七晶体管t7的第二端子可以接收初始化电压vint。第七晶体管t7的第一端子可以连接到有机发光二极管oled。当第七晶体管t7响应于第三栅信号gb被导通时，第七晶体管t7可以将初始化电压vint提供给有机发光二极管oled。因此，第七晶体管t7可以将有机发光二极管oled的第一端子初始化到初始化电压vint。
55.存储电容器cst可以包括第一端子和第二端子。存储电容器cst的第一端子可以连接到第一晶体管t1，并且存储电容器cst的第二端子可以接收高电力电压elvdd。存储电容器cst可以在第一栅信号gw的无效时段期间保持第一晶体管t1的栅端子的电压电平。
56.有机发光二极管oled可以包括第一端子(例如，阳极端子)和第二端子(例如，阴极端子)。有机发光二极管oled的第一端子可以连接到第六晶体管t6以接收驱动电流并且可以连接到第七晶体管t7，并且有机发光二极管oled的第二端子可以接收低电力电压elvss。有机发光二极管oled可以产生具有与驱动电流相对应的亮度的光。
57.同时，图2中所示的像素电路pc与有机发光二极管oled之间的连接结构是示例，并且可以进行各种改变。
58.图3是示出在图1的显示装置中包括的第一像素至第三像素的平面图。图4是示出
在图1的显示装置中包括的构成元件的堆叠结构的截面图。
59.参照图1、图3和图4，显示装置10可以包括基板sub、设置在基板sub上的有源图案100、设置在有源图案100上的第一导电图案200、设置在第一导电图案200上的第二导电图案300、设置在第二导电图案300上的第三导电图案400、设置在第三导电图案400上的第四导电图案500和设置在第四导电图案500上的发光结构les。绝缘层可以设置在以上描述的组件之间。
60.有源图案100、第一导电图案200、第二导电图案300、第三导电图案400、第四导电图案500和发光结构les可以构成第一像素至第三像素px1、px2和px3。这将在下面描述。
61.图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是示出在图1的显示装置中包括的第一像素、第二像素和第三像素的平面图。图16是沿着图14的线i-i’截取的截面图。图17是沿着图14的线ii-ii’截取的截面图。图18是沿着图15的线iii-iii’截取的截面图。
62.参照图5，有源图案100可以设置在基板sub上。有源图案100可以包括非晶硅半导体、多晶硅半导体、氧化物半导体等。
63.有源图案100可以包括第一有源图案1100、第二有源图案2100和第三有源图案3100。第一有源图案1100可以构成第一像素px1，第二有源图案2100可以构成第二像素px2，并且第三有源图案3100可以构成第三像素px3。
64.在示例实施例中，第一有源图案1100、第二有源图案2100和第三有源图案3100可以是彼此连接的一个图案。由于第一有源图案1100、第二有源图案2100和第三有源图案3100彼此连接，因此可以防止由于静电对第一像素px1、第二像素px2和第三像素px3造成损坏。
65.在示例实施例中，第一有源图案1100、第二有源图案2100和第三有源图案3100可以具有基本上相同的形状。例如，第一有源图案1100、第二有源图案2100和第三有源图案3100中的每一个可以包括多个沟道区。沟道区可以与第一导电图案200重叠。
66.第一有源图案1100可以包括第一沟道区ca11、第二沟道区ca12、第三沟道区ca13、第四沟道区ca14和第五沟道区ca15。第二有源图案2100可以包括第一沟道区ca21、第二沟道区ca22、第三沟道区ca23、第四沟道区ca24和第五沟道区ca25。第三有源图案3100可以包括第一沟道区ca31、第二沟道区ca32、第三沟道区ca33、第四沟道区ca34和第五沟道区ca35。
67.参照图6和图7，第一导电图案200可以设置在有源图案100上。例如，图6是示出第一导电图案200的平面图，并且图7可以是示出有源图案100和第一导电图案200的平面图。
68.第一导电图案200可以包括金属、合金、导电金属氧化物、透明导电材料等。例如，第一导电图案200是银(“ag”)、包含银的合金、钼(“mo”)、包含钼的合金、铝(“al”)、包含铝的合金、氮化铝(“aln”)、钨(“w”)、氮化钨(“wn”)、铜(“cu”)、镍(“ni”)、铬(“cr”)、氮化铬(“crn”)、钛(“ti”)、钽(“ta”)、铂(“pt”)、钪(“sc”)、氧化铟锡(“ito”)、氧化铟锌(“izo”)等。优选地，第一导电图案200可以包括钼(“mo”)。
69.第一导电图案200可以包括第一初始化栅电极1210、第二初始化栅电极2210、第三初始化栅电极3210、第一补偿栅电极1220、第二补偿栅电极2220、第三补偿栅电极3220、第一驱动栅电极1230、第二驱动栅电极2230、第三驱动栅电极3230、发射控制线1240、第一阳
极初始化电极1250、第二阳极初始化电极2250和第三阳极初始化电极3250。
70.第一初始化栅电极1210可以包括第一初始化电极延伸部1211、第二初始化电极延伸部1212和初始化电极连接部1213。第一初始化电极延伸部1211可以在第一方向d1上延伸，并且可以与第三沟道区ca13重叠。第二初始化电极延伸部1212可以在第一方向d1上延伸，可以在第二方向d2上与第一初始化电极延伸部1211间隔开，并且可以与第四沟道区ca14重叠。初始化电极连接部1213可以在第二方向d2上延伸，并且可以连接第一初始化电极延伸部1211和第二初始化电极延伸部1212。也就是说，第一初始化电极延伸部1211和第二初始化电极延伸部1212从初始化电极连接部1213的同一侧突出。
71.第三沟道区ca13、第四沟道区ca14、第一初始化电极延伸部1211和第二初始化电极延伸部1212可以构成第四双晶体管t4_1和第四双晶体管t4_2。
72.第二初始化栅电极2210和第三初始化栅电极3210可以具有与第一初始化栅电极1210基本上相同的形状。第一初始化栅电极1210、第二初始化栅电极2210和第三初始化栅电极3210中的每一个可以具有岛形状。另外，第一初始化栅电极1210、第二初始化栅电极2210和第三初始化栅电极3210中的每一个可以具有“c”形状。
73.第一补偿栅电极1220可以包括第一电极延伸部1221和第一电极突出部1222。第一电极延伸部1221可以在第一方向d1上延伸，并且可以与第一沟道区ca11重叠。第一电极突出部1222可以在第二方向d2上从第一电极延伸部1221突出，并且可以与第二沟道区ca12重叠。
74.第一沟道区ca11、第二沟道区ca12、第一电极延伸部1221和第一电极突出部1222可以构成第三双晶体管t3_1和第三双晶体管t3_2。
75.在示例实施例中，第一电极延伸部1221可以延伸以与第二有源图案2100的第五沟道区ca25重叠。第五沟道区ca25和第一电极延伸部1221可以构成第二晶体管t2。
76.第二补偿栅电极2220和第三补偿栅电极3220可以具有与第一补偿栅电极1220基本上相同的形状。第一补偿栅电极1220、第二补偿栅电极2220和第三补偿栅电极3220中的每一个可以具有岛形状。另外，第一补偿栅电极1220、第二补偿栅电极2220和第三补偿栅电极3220中的每一个可以具有“l”形状。
77.第一驱动栅电极1230可以与第一有源图案1100重叠。第一有源图案1100和第一驱动栅电极1230可以构成第一晶体管t1。第二驱动栅电极2230和第三驱动栅电极3230可以具有与第一驱动栅电极1230基本上相同的形状。
78.设置在第一驱动栅电极1230、第二驱动栅电极2230和第三驱动栅电极3230下方的发射控制线1240可以在第一方向d1上延伸。第一有源图案1100和与第一有源图案1100重叠的发射控制线1240可以构成第五晶体管t5和第六晶体管t6。
79.沿着第一方向d1延伸的第一阳极初始化电极1250可以与第一有源图案1100重叠。第一有源图案1100和第一阳极初始化电极1250可以构成第七晶体管t7。第二阳极初始化电极2250和第三阳极初始化电极3250中的每一个可以具有与第一阳极初始化电极1250基本上相同的形状。
80.参照图8和图9，第二导电图案300可以设置在第一导电图案200上。例如，图8是示出第二导电图案300的平面图，并且图9是示出有源图案100、第一导电图案200和第二导电图案300的平面图。
81.第二导电图案300可以包括金属、合金、导电金属氧化物、透明导电材料等。优选地，第二导电图案300可以包括钼(“mo”)。
82.第二导电图案300可以包括第一电容器电极1310、第二电容器电极2310、第三电容器电极3310和修复线1320。
83.第一电容器电极1310可以与第一驱动栅电极1230重叠。第一电容器电极1310可以与第一驱动栅电极1230一起构成存储电容器cst。可以在第一电容器电极1310中形成穿过第一电容器电极1310的孔h。
84.第二电容器电极2310和第三电容器电极3310可以具有与第一电容器电极1310基本上相同的形状。
85.修复线1320可以在第一方向d1上延伸。修复线1320可以增加显示装置10的产量。例如，当在显示装置10的制造过程中在线中的一些线中出现缺陷时，修复线1320可以代替该线。
86.参照图10和图11，第三导电图案400可以设置在第二导电图案300上。例如，图10是示出第三导电图案400的平面图，并且图11是示出有源图案100、第一导电图案200、第二导电图案300和第三导电图案400的平面图。
87.第三导电图案400可以包括金属、合金、导电金属氧化物、透明导电材料等。例如，第三导电图案400是银(“ag”)、包含银的合金、钼(“mo”)、包含钼的合金、铝(“al”)、包含铝的合金、氮化铝(“aln”)、钨(“w”)、氮化钨(“wn”)、铜(“cu”)、镍(“ni”)、铬(“cr”)、氮化铬(“crn”)、钛(“ti”)、钽(“ta”)、铂(“pt”)、钪(“sc”)、氧化铟锡(“ito”)、氧化铟锌(“izo”)等。优选地，第三导电图案400可以具有ti/al/ti结构。
88.第三导电图案400可以包括初始化连接图案1410、初始化栅线1420、第一数据连接图案1430、第二数据连接图案2430、第三数据连接图案3430、补偿栅线1440、第一补偿连接图案1450、第二补偿连接图案2450、第三补偿连接图案3450、高电力电压连接图案1460、第一下阳极连接图案1470、第二下阳极连接图案2470、第三下阳极连接图案3470、以及阳极初始化栅线1480。
89.初始化连接图案1410可以与有源图案100重叠。初始化连接图案1410可以将初始化电压vint传送到第一有源图案1100、第二有源图案2100和第三有源图案3100。
90.初始化栅线1420可以在第一方向d1上延伸。初始化栅线1420可以通过第三接触孔cnt3接触初始化电极连接部1213。初始化栅线1420可以将第二栅信号gc提供给初始化电极连接部1213。
91.第一数据连接图案1430可以接触第一有源图案1100，并且可以将数据电压data发送到第一有源图案1100。第二数据连接图案2430和第三数据连接图案3430可以具有与第一数据连接图案1430基本上相同的形状。
92.补偿栅线1440可以包括线延伸部1441、第一线突出部1442、第二线突出部2442和第三线突出部3442。补偿栅线1440可以将第一栅信号gw提供给第一补偿栅电极1220、第二补偿栅电极2220和第三补偿栅电极3220。
93.线延伸部1441可以在第一方向d1上延伸。在示例实施例中，线延伸部1441可以接触第一电极延伸部1221、第二电极延伸部2221和第三电极延伸部3221。例如，线延伸部1441可以通过第一接触孔cnt1接触第一电极延伸部1221。第一接触孔cnt1可以与第一电极延伸
部1221和第一线延伸部1441重叠，并且可以不与第一有源图案1100重叠。另外，第一接触孔cnt1可以与和第一电极突出部1222的一侧相邻的第一电极延伸部1221重叠。
94.第一线突出部1442可以在第二方向d2上从线延伸部1441突出。在示例实施例中，第一线突出部1442可以接触第一电极突出部1222。例如，第一线突出部1442可以通过第二接触孔cnt2接触第一电极突出部1222。第二接触孔cnt2可以与第一电极突出部1222和第一线突出部1442重叠，并且可以不与第一有源图案1100重叠。另外，第二接触孔cnt2可以与第一电极突出部1222的和第一电极突出部1222的该一侧相对的另一侧重叠。
95.从线延伸部1441突出的第二线突出部2442和第三线突出部3442可以具有与第一线突出部1442基本上相同的形状。
96.第一补偿连接图案1450可以接触第一有源图案1100和第一驱动栅电极1230。第二补偿连接图案2450和第三补偿连接图案3450可以具有与第一补偿连接图案1450基本上相同的形状。
97.高电力电压连接图案1460可以在第一方向d1上延伸。高电力电压连接图案1460可以将高电力电压elvdd发送到第一有源图案1100、第二有源图案2100和第三有源图案3100。
98.第一下阳极连接图案1470可以连接第一有源图案1100和发光结构les。第二下阳极连接图案2470和第三下阳极连接图案3470可以具有与第一下阳极连接图案1470基本上相同的形状。
99.阳极初始化栅线1480可以在第一方向d1上延伸。阳极初始化栅线1480可以将第三栅信号gb提供给第一阳极初始化电极1250、第二阳极初始化电极2250和第三阳极初始化电极3250。
100.参照图12和图13，第四导电图案500可以设置在第三导电图案400上。例如，图12是示出第四导电图案500的平面图，并且图13是有源图案100、第一导电图案200、第二导电图案300、第三导电图案400和第四导电图案500的平面图。
101.第四导电图案500可以包括金属、合金、导电金属氧化物、透明导电材料等。优选地，第四导电图案500可以具有ti/al/ti结构。
102.第四导电图案500可以包括第一数据线1510、第二数据线2510、第三数据线3510、第一高电力电压线1520、第二高电力电压线2520、第三高电力电压线3520、第一上阳极连接图案1530、第二上阳极连接图案2530、第三上阳极连接图案3530、以及初始化电压线1540。
103.第一数据线1510可以在第二方向d2上延伸。第一数据线1510可以接触第一数据连接图案1430。第一数据线1510可以将数据电压data提供给第一有源图案1100。
104.第二数据线2510和第三数据线3510中的每一个可以具有与第一数据线1510基本上相同的形状。
105.第一高电力电压线1520可以在第二方向d2上延伸。第一高电力电压线1520可以接触在第一方向d1上延伸的高电力电压连接图案1460。第一高电力电压线1520可以将高电力电压elvdd提供给第一有源图案1100。
106.第二高电力电压线2520和第三高电力电压线3520中的每一个可以具有与第一高电力电压线1520基本上相同的形状。
107.第一上阳极连接图案1530可以连接第一有源图案1100和发光结构les。第二上阳极连接图案2530和第三上阳极连接图案3530可以具有与第一上阳极连接图案1530基本上
相同的形状。
108.初始化电压线1540可以在第二方向d2上延伸。初始化电压线1540可以接触初始化连接图案1410。初始化电压线1540可以将初始化电压vint提供给第一有源图案1100、第二有源图案2100和第三有源图案3100。
109.参照图14和图16，线延伸部1441可以通过第一接触孔cnt1接触第一电极延伸部1221，并且第一线突出部1442可以通过第二接触孔cnt2接触第一电极突出部1222。例如，图14是示出有源图案100、第一导电图案200和第三导电图案400的平面图。
110.缓冲层bfr可以设置在基板sub上。缓冲层bfr可以包括无机绝缘材料。另外，绝缘层可以设置在第一导电图案200、第二导电图案300、第三导电图案400和第四导电图案500之间。例如，可以设置第一栅绝缘层gi1、第二栅绝缘层gi2、层间绝缘层ild、第一过孔绝缘层via1和第二过孔绝缘层via2。第一栅绝缘层gi1、第二栅绝缘层gi2和层间绝缘层ild可以包括无机绝缘材料。第一过孔绝缘层via1和第二过孔绝缘层via2可以包括有机绝缘材料。第一电极ane、像素限定层pdl、发射层el和第二电极cte可以设置在第二过孔绝缘层via2上。第一电极ane、发射层el和第二电极cte可以构成发光结构les。发射层el可以通过从第一电极ane和第二电极cte接收驱动电流来产生光。
111.如以上所描述的，补偿栅线1440可以通过第一接触孔cnt1和第二接触孔cnt2接触第一补偿栅电极1220。第一栅信号gw可以通过补偿栅线1440被提供给第一补偿栅电极1220。
112.在传统的显示装置中，当补偿栅线1440没有连接到第一补偿栅电极1220时，第一栅信号gw不能被提供给第一补偿栅电极1220。因此，由于第二晶体管t2不能执行开关操作，因此可能会出现数据电压data没有被发送到第一晶体管t1的缺陷。
113.然而，在根据示例实施例的显示装置10中，补偿栅线1440可以通过第一接触孔cnt1和第二接触孔cnt2接触第一补偿栅电极1220。因此，补偿栅线1440可以通过第一接触孔cnt1和第二接触孔cnt2中的至少一个电连接到第一补偿栅电极1220。例如，当第一接触孔cnt1没有被适当地形成时，补偿栅线1440仍然可以通过第二接触孔cnt2连接到第一补偿栅电极1220。因此，第二晶体管t2可以执行开关操作，并且可以防止数据电压data没有被发送到第一晶体管t1的缺陷。
114.参照图14和图17，初始化栅线1420可以通过第三接触孔cnt3接触初始化电极连接部1213。另外，第一高电力电压线1520可以与第一初始化电极延伸部1211和第二初始化电极延伸部1212重叠。因此，第一高电力电压线1520可以防止在第一初始化电极延伸部1211和第二初始化电极延伸部1212中可能发生的耦接现象。
115.参照图15和图18，初始化电压线1540可以接触初始化连接图案1410并且可以通过初始化连接图案1410提供初始化电压vint。初始化连接图案1410可以将初始化电压vint传送到彼此连接的第一有源图案至第三有源图案1100、2100和3100。因此，第一像素至第三像素px1、px2和px3可以不包括附加的初始化电压线，并且第一像素至第三像素px1、px2和px3的平面面积可以被减小。因此，显示装置10的分辨率可以被提高。
116.尽管本文中已经描述了特定示例实施例和实施方式，但是根据该描述，其它实施例和修改将是显而易见的。因此，本公开不限于这样的实施例，而是限于所附权利要求的更宽的范围以及对本领域普通技术人员显而易见的各种明显的修改和等效布置。