半导体结构及其制作方法与流程

1.本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。


背景技术：

2.dram晶体管和电容器之间通常通过沉积多晶硅或金属来进行导线连接，随着半导体制程的微缩，连接dram晶体管和电容器之间的电容接触孔的尺寸也随之微缩，当电容接触孔的深宽比较高时，电容接触孔的填充容易出现空洞问题，这会极大地增大导线阻值。
3.此外，随着半导体制程的微缩，相邻导电结构之间的距离逐渐缩短，这使得相邻位线之间、位线与电容导线之间、相邻电容导线之间都存在寄生电容问题。


技术实现要素：

4.本发明实施例提供一种半导体结构及其制作方法，有利于提高半导体结构的导电性能。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内具有导电接触区域，所述基底暴露出所述导电接触区域；位线结构和位于所述位线结构侧壁的隔离墙，多个分立的所述位线结构位于所述基底上，所述隔离墙包括至少一层隔离层和位于所述隔离层和所述位线结构之间的空隙；电容接触孔，相邻所述位线结构之间的所述隔离墙围成的区域构成所述电容接触孔，所述电容接触孔暴露所述导电接触区域，在平行于所述位线结构的排列方向上，所述电容接触孔的顶部宽度大于底部宽度。
6.另外，至少一所述隔离层内具有掺杂离子，具有掺杂离子的所述隔离层的硬度大于未掺杂的隔离层的硬度，或者，具有掺杂离子的所述隔离层的介电常数小于未掺杂的隔离层的介电常数。
7.另外，所述隔离层包括氮化硅层，所述掺杂离子包括氧离子；或者，所述隔离层包括氧化硅层，所述掺杂离子包括氮离子。
8.另外，所述隔离墙包括两层所述隔离层以及位于两层所述隔离层之间的所述空隙，背离所述位线结构的所述隔离层内具有掺杂离子，在平行于所述位线结构排列方向上，背离所述位线结构的所述隔离层的厚度小于靠近所述位线结构的所述隔离层的厚度。
9.另外，所述隔离墙包括依次排列的第一隔离层、所述空隙和第二隔离层，所述第一隔离层的材料包括氮化硅或氮氧化硅中的至少一者，所述第二隔离层的材料包括氮化硅或氮氧化硅中的至少一者。
10.另外，半导体结构还包括：封口层，所述封口层与所述位线结构和所述隔离层连接，所述封口层用于封堵所述空隙顶部；在垂直于所述基底表面的方向上，与所述封口层连接的隔离层的顶面高度低于所述位线结构的顶面高度。
11.另外，所述位线结构顶部具有倒角，所述倒角的角度为5
°
～35
°
。
12.相应地，本发明实施例还提供一种半导体结构的制作方法，包括：提供基底，所述基底内具有导电接触区域，所述基底露出所述导电接触区域；在所述基底上形成多个分立
的位线结构，在平行于所述位线结构排列方向上，所述位线结构的顶部宽度小于底部宽度；在所述位线结构侧壁形成牺牲层和位于所述牺牲层背离所述位线结构一侧的隔离层；去除所述牺牲层，形成隔离墙，所述隔离墙包括所述隔离层和位于所述隔离层和所述位线结构之间的空隙，相邻所述位线结构之间的所述隔离墙围成的区域构成电容接触孔。
13.另外，形成所述位线结构的工艺步骤包括：形成多个分立的初始位线结构，在平行于所述初始位线结构的方向上，所述初始位线结构的顶部宽度大于或等于底部宽度；对所述初始位线结构进行具有刻蚀角度的干法刻蚀工艺，形成顶部具有倒角的所述位线结构，所述倒角的角度与所述刻蚀角度相同，所述倒角的角度为5
°
～35
°
。
14.另外，形成所述牺牲层和所述隔离层的工艺步骤，包括：在所述位线结构侧壁形成牺牲膜，所述牺牲膜包括靠近所述位线结构的第一隔离部和背离所述位线结构的第二隔离部；对所述第二隔离部掺杂掺杂离子，以形成位于所述第一隔离部的牺牲层和位于所述第二隔离部的隔离层，所述隔离层的硬度大于所述牺牲层的硬度。
15.另外，所述牺牲膜的材料包括氧化硅，所述掺杂离子包括氮离子。
16.另外，形成所述隔离墙的工艺步骤，包括：在所述位线结构侧壁形成氮化硅层，所述氮化硅层包括靠近所述位线结构的第一隔离部和远离所述位线结构的第二隔离部；对所述氮化硅层的第二隔离部掺杂氧离子；在所述氮化硅层背离所述位线结构的侧壁形成氧化硅层，所述氧化硅层包括靠近所述位线结构的第一隔离部和远离所述位线结构的第二隔离部；对所述氧化硅层的第二隔离部掺杂氮离子；去除第一隔离部的所述氧化硅层，形成所述空隙。
17.另外，在掺杂所述氧离子的过程中，所述氧离子的温度为800℃～1000℃；在掺杂所述氮离子的过程中，所述氮离子的的温度为600℃～800℃。
18.另外，在刻蚀所述牺牲层之前，填充所述电容接触孔，形成支撑结构，所述支撑结构与所述隔离层背离所述位线结构的侧壁相接触；在刻蚀所述牺牲层之后，去除所述支撑结构。
19.另外，在形成所述空隙之后，进行沉积工艺，形成封堵所述空隙顶部开口的封口层。
20.与现有技术相比，本发明实施例提供的技术方案具有以下优点：
21.上述技术方案中，隔离墙包括位于隔离层和位线结构之间的空隙，空隙的设置有利于减小隔离墙的介电常数，从而降低填充于电容接触孔内的导电插塞与相邻位线结构之间的寄生电容；此外，电容接触孔的顶部宽度大于底部宽度，有利于保证在利用电容接触孔进行导电材料填充以形成导电插塞时，导电材料能够填充满电容接触孔，避免出现空洞问题，保证导电插塞具有较小的阻值。
22.另外，隔离层内具有掺杂离子，掺杂离子能够改变隔离层原有材料的性能，从而实现在不增加额外膜层的情况下，使得隔离墙的硬度或介电常数等性能参数满足预设要求。
附图说明
23.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
24.图1至图3为半导体结构的制作方法各步骤对应的剖面结构示意图；
25.图4至图16为本发明一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图；
26.图17至图20为本发明又一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图；
27.图21为本发明实施例提供的半导体结构的剖面结构示意图。
具体实施方式
28.参考图1，提供基底11和位于基底11上的多个分立的位线结构13，基底11内具有导电接触区域12，位线结构13暴露出导电接触区域12；隔离墙14，隔离墙14位于位线结构13侧壁；电容接触孔15，电容接触孔15由位于相邻位线结构13之间的隔离墙14围成的区域构成，电容接触孔15暴露出导电接触区域12，电容接触孔15用于填充导电材料以形成导电插塞。
29.参考图2，向电容接触孔15内填充导电材料以形成导电插塞16。
30.由于隔离墙14在垂直于位线结构13侧壁方向上的厚度通常是相等的，因此，电容接触孔15的轮廓形貌取决于位线结构13的侧壁形貌。在平行于位线结构13的排列方向上，位线结构13的顶部宽度等于底部宽度时，电容接触孔 15的顶部宽度等于底部宽度。
31.当电容接触孔15的深宽比较大时，在填充导电材料的过程中，电容接触孔 15顶部开口可能会提前封口，形成具有空洞17的导电插塞16，空洞17的存在会增大导电插塞16的阻值。
32.参考图3，对导电插塞16进行回刻，以暴露出空洞17(参考图2)；再次填充导电材料，以消除空洞17并形成导电插塞16。
33.在刻蚀导电插塞16以暴露出空洞17的过程中，导电材料可能会因为暴露在氧气环境下，进而发生氧化，最终形成不导电的氧化层18。氧化层18的存在同样会增大导电插塞16的阻值，从而影响导电插塞16的导电性能。
34.为解决上述问题，本发明实施提供一种半导体结构及其制作方法，通过形成空隙降低隔离墙的介电常数，从而降低后续形成的导电插塞与位线结构之间的寄生电容；此外，通过增加电容接触孔的顶部宽度，扩大电容接触孔的工艺窗口，有利于避免电容接触孔顶部开口在材料沉积过程中提前封口，有利于保证导电材料能够填充满电容接触孔，进而形成没有空洞或氧化层的阻值较小的导电插塞。
35.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
36.图4至图16为本发明一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
37.参考图4，提供基底21，基底21内具有导电接触区域22，基底21暴露出导电接触区域22；在基底21上形成多个分立的初始位线结构230，在平行于初始位线结构230排列方向上，初始位线结构230的顶部宽度等于底部宽度。
38.初始位线结构230包括在垂直于基底21方向上依次排列的导电接触层231、金属栅
极层232以及顶层介质层233，导电接触层231的材料包括多晶硅，金属栅极层232包括氮化钛-钨-氮化钛叠层结构，顶层介质层233的材料包括氮化硅。
39.在其他实施例中，初始位线结构的顶部宽度还可以大于或者小于底部宽度。
40.参考图5，进行沉积工艺，在初始位线结构230侧壁形成第一隔离层24。
41.第一隔离层24用于保护初始位线结构230中的金属栅极层232，避免后续进行的刻蚀或清洗等工艺对金属栅极层232造成损伤，从而保证金属栅极层232 具有良好的导电性能和信号传输性能；当导电接触层231具有导电能力时，第一隔离层24也用于保护导电接触层231，进而保证初始位线结构230的导电性能。
42.本实施例中，第一隔离层24采用沉积工艺单独形成，由于第一隔离层24 需要起到保护作用以及侧壁支撑作用，因此可采用原子层沉积工艺形成第一隔离层24，使得第一隔离层24具有较高的致密性和较好的阶梯覆盖性。
43.本实施例中，第一隔离层24的材料与顶层介质层233的材料相同。如此，在后续的刻蚀工艺中，可针对第一隔离层24的材料选用特定的单一刻蚀剂，从而使得刻蚀工艺具有较快的刻蚀速率，有利于缩短半导体结构的制作周期；在其他实施例中，第一隔离层24的材料包括氮化硅或氮氧化硅中的至少一者。
44.参考图6，形成间隔层25，间隔层25将相邻初始位线结构230之间的沟槽分割为多个分立的凹槽，每一凹槽用于形成一导电插塞。
45.相邻凹槽内的导电插塞之间会有寄生电容，某一凹槽内的导电插塞与相邻初始位线结构中的金属栅极层之间也会有寄生电容。寄生电容的大小与导电插塞的阻值有关，导电插塞的阻值越小，寄生电容越小；此外，寄生电容的大小还与中间隔离材料的介电常数有关，介电常数越小，寄生电容越小。
46.导电插塞的阻值与导电插塞的底面积有关，底面积越大，阻值越小；导电插塞的阻值还与导电插塞的结构和材料有关，当导电插塞内具有较少或较小的空洞，以及具有较少的介质材料时，导电插塞具有较小的阻值。
47.需要说明的是，本文附图中主要以调整初始位线结构230的顶部结构和在初始位线结构230侧壁形成隔离墙作为示例性说明，实际上，在本发明实施例中，也同样对间隔层25的顶部结构做出相应调整，且在间隔层25的侧壁形成隔离墙。
48.参考图7，对初始位线结构230(参考图5)和第一隔离层24进行第一刻蚀工艺。
49.本实施例中，在形成第一隔离层24之后，对第一隔离层24和初始位线结构230进行具有刻蚀角度的干法刻蚀工艺，形成顶部具有第一倒角θ的位线结构23，第一倒角θ的角度与刻蚀角度相同，第一倒角θ的角度为5
°
～35
°
，例如为10
°
、15
°
、20
°
或30
°
，在实际工艺过程中，第一倒角θ的最佳角度为 15
°
。形成处于该数值范围内的第一倒角θ，有利于扩大后续形成的电容接触孔的工艺窗口，避免沉积导电材料时电容接触孔提前封口；此外，设定第一倒角θ的上限值，有利于降低工艺难度，以及避免干法刻蚀工艺对金属栅极层232造成损伤，保证位线结构23的导电性能。
50.本实施例中，第一刻蚀工艺去除了顶层介质层233顶部转角处的部分材料，结构发生改变的顶层介质层233与金属栅极层232和导电接触层231一同构成新的位线结构23；此外，第一刻蚀工艺还去除了位于相邻位线结构23之间的凹槽底部的第一隔离层24和位于位线结构23顶部的第一隔离层24。
51.本实施例中，采用sf6、cf4和o2三种气体的混合等离子体进行干法刻蚀工艺，并用惰性气体(例如氩气)进行残余气体的清扫。
52.参考图8，进行沉积工艺，形成牺牲膜251。
53.本实施例中，牺牲膜251的材料包括氧化硅；牺牲膜251可通过原子层沉积工艺形成，具体地，可采用lto250与氧气或者n zero与氧气发生反应生成氧化硅。
54.在选用牺牲膜251的材料时，需要考虑牺牲膜251的材料与第一隔离层24 的材料的刻蚀选择比，避免后续刻蚀牺牲膜251时刻穿第一隔离层24，从而避免对金属栅极层232造成损伤。
55.参考图9，进行第二刻蚀工艺，刻蚀牺牲膜251(参考图8)，形成牺牲层 25。
56.本实施例中，第二刻蚀工艺刻蚀去除位于位线结构23顶部的牺牲膜251、去除位于相邻位线结构23之间的凹槽底部的牺牲膜251以及位于位线结构23 侧壁的部分牺牲膜251，剩余的牺牲膜251作为牺牲层25，牺牲膜25具有第二倒角θ1，第二倒角θ1大于第一倒角θ。如此，有利于进一步增大后续形成的电容接触孔的工艺窗口。
57.需要说明的是，去除位于相邻位线结构23之间的凹槽底部的牺牲膜251，有利于避免后续形成的第二隔离膜覆盖在牺牲膜251上，保证底部的第二隔离膜不会因为没有支撑而发生坍塌；此外，有利于避免去除底部第二隔离层的时候暴露出刻蚀牺牲膜251形成的空隙，进而避免用于形成导电插塞的导电材料进入空隙中，从而保证最终形成的隔离墙具有较低的介电常数。
58.本实施例中，第二刻蚀工艺相对于第一刻蚀工艺，可进行刻蚀角度和刻蚀剂类型的调整，以形成新的刻蚀倒角以及提高刻蚀速率。
59.参考图10，进行沉积工艺，形成第二隔离膜261。
60.本实施例中，第二隔离膜261的材料可以与第一隔离层24的材料相同，第二隔离膜261的材料包括氮化硅或氮氧化硅。如此，在后续选用刻蚀剂刻蚀牺牲层25时，仅需要考虑牺牲层25的材料与第一隔离层24的材料的刻蚀选择比，有利于扩大刻蚀剂的选择范围。
61.参考图11，沉积支撑材料并进行回刻，形成暴露第二隔离膜261的支撑结构27。
62.本实施例中，在垂直于基底21表面的方向上，支撑结构27顶面与第二隔离膜261顶面之间具有高度差d。高度差d的大小决定了后续可刻蚀去除的第二隔离膜261的位置以及刻蚀第二隔离膜261之后暴露出的牺牲层25的面积。牺牲层25的暴露面积越大，牺牲层25与刻蚀剂的接触面积越大，牺牲层25的刻蚀速率越快；此外，牺牲层25的暴露面积越大，后续需要进行封口的空隙的顶部开口宽度越大，封口难度越高。
63.本实施例中，高度差d的取值范围为3nm～20nm，例如为5nm、10nm或15nm，在实际工艺过程中，高度差d的最佳取值为10nm。如此，既可保证牺牲层25 具有较高的刻蚀速率，又有利于避免封口材料落入后续形成的空隙中，保证空隙具有较低的介电常数。
64.本实施例中，支撑结构27用于支撑第二隔离膜261，避免在牺牲层25被刻蚀去除之后第二隔离膜261因没有支撑而发生坍塌，保证隔离墙能够顺利形成。其中，支撑结构27的材料包括光阻。
65.参考图12，刻蚀位于位线结构23顶部的第二隔离膜261(参考图11)，暴露出牺牲层25，形成第二隔离层26。
66.去除的第二隔离膜261的位置可以根据实际需要进行调整。在其他实施例中，还可
以去除支撑结构暴露出的第二隔离膜。
67.参考图13，刻蚀牺牲层25(参考图12)，形成空隙28，空隙28与位于两侧的第一隔离层24和第二隔离层26一同构成隔离墙281。
68.本实施例中，在平行于位线结构23的排列方向上，隔离墙281与相邻结构 (例如位线结构23、导电插塞以及间隔层25)相接触的介质材料(氮化物)具有较高的硬度，起到侧壁支撑作用，有利于避免外部应力对隔离墙281的结构造成破坏；第一隔离层24与第二隔离层26之间的介质材料为空气，空气具有较低的介电常数，有利于使得隔离墙24具有较低的介电常数，从而降低位线结构23与导电插塞之间的寄生电容。
69.需要说明的是，在刻蚀牺牲层25形成空隙28的过程中，第二隔离层26也会被刻蚀，第二隔离层26的刻蚀程度与第二隔离层26的材料与牺牲层25的材料的刻蚀选择比有关，刻蚀选择比越小，第二隔离层26的刻蚀程度越高。刻蚀后的第二隔离层26的顶面高度既可以高于支撑结构27的顶面高度、也可以齐平于或者低于支撑结构27的顶面高度。
70.参考图14，形成封口膜291，所述封口膜291封堵空隙28的顶部开口并覆盖在支撑结构27表面。
71.本实施例中，在去除支撑结构27之前形成封口膜291，有利于避免后续进行灰化工艺时有工艺副产物进入空隙28中，从而保证空隙28以及隔离墙281 具有较低的介电常数。
72.本实施例中，封口膜291的材料可以与第二隔离层26的材料相同。由于相同材料之间的连接强度较大，因此采用与第二隔离层26相同的材料进行封口，有利于避免封口膜291后续发生坍塌等问题。其中，形成封口膜291的工艺包括低压化学气相沉积工艺。
73.在其他实施例中，也可以在去除支撑结构之后形成封口膜，如此，后续能够采用同一刻蚀剂连续刻蚀封口膜以及位于支撑结构和基底之间的第二隔离层，有利于提高刻蚀速率和缩短工艺制程时间；此外，封口膜的材料也可以与第二隔离层的材料不同。
74.参考图15，刻蚀位于支撑结构27上的封口膜291，剩余的封口膜291作为封口层29，封口层29封堵空隙28的顶部开口；参考图16，采用湿法刻蚀工艺去除支撑结构27(参考图15)，并刻蚀位于相邻位线结构23之间的凹槽的底部的第二隔离层27，暴露出导电接触区域22，形成顶部宽度大于底部宽度的电容接触孔292。
75.本实施例中，由于电容接触孔292的顶部宽度大于底部宽度，在利用电容接触孔292填充导电材料形成导电插塞的过程中，有利于避免电容接触孔292 提前封口，从而保证导电材料能够填充满电容接触孔292，形成具有较小阻值的导电插塞。
76.本实施例中，形成包含空隙的隔离墙，空隙的设置有利于减小隔离墙的介电常数，从而降低填充于电容接触孔内的导电插塞与相邻位线结构之间的寄生电容；此外，电容接触孔的顶部宽度大于底部宽度，有利于保证在利用电容接触孔进行导电材料填充以形成导电插塞时，导电材料能够填充满电容接触孔，避免出现空洞问题，保证导电插塞具有较小的阻值。
77.本发明又一实施例还提供一种半导体结构的制作方法，与前一实施例不同的是，本实施例中，采用离子掺杂工艺形成牺牲层和第二隔离层。以下将结合图17至图10进行详细说明，图17至图20为本发明又一实施例提供的半导体结构的制作方法各步骤对应的结构示意图。与上一实施例相同或者相应的部分，可参考上一实施例的相应说明，以下不做赘述。
78.参考图17和图18，形成第一隔离层44，并对第一隔离层44进行第一离子掺杂工艺。
79.本实施例中，第一隔离层44包括靠近位线结构43的第一隔离部和背离位线结构43的第二隔离部，对第二隔离部进行离子掺杂，以使第一隔离层44中第二隔离部的介电常数小于第一隔离部的介电常数。如此，既能够维持第一隔离部的硬度，使得第一隔离部能够起到较好的侧壁支撑效果，又能够在不增加额外膜层的情况下，使得隔离墙具有较低的介电常数；此外，仅对第二隔离部进行离子掺杂工艺，有利于避免离子掺杂工艺对金属栅极层432造成损伤，保证金属栅极层432具有良好的导电性能。
80.本实施例中，第一离子掺杂工艺不仅对第一隔离层44的第二隔离部进行离子掺杂，还对第一隔离层44暴露出的顶层介质层433进行离子掺杂。如此，在进行第一离子掺杂工艺时，仅需要控制掺杂离子的能量以控制掺杂深度，无需限定掺杂位置，有利于降低掺杂难度。
81.本实施例中，第一隔离层44的材料包括氮化硅，第一离子掺杂工艺对第一隔离层24的第二隔离部进行氧离子掺杂，掺杂后的第二隔离部的材料包括氮氧化硅，氮氧化硅层相对于氮化硅层具有较低的介电常数。
82.本实施例中，以氧气或臭氧作为氧源，采用氧等离子体对氮化硅进行离子掺杂，形成氧等离子体的射频功率为600w～2000w，例如为800w、1200w或 1600w，氧等离子体的温度为800℃～1000℃，例如为850℃、900℃或950℃。
83.参考图19，在第一隔离层44背离位线结构43的一侧形成牺牲膜451。
84.本实施例中，牺牲膜451的材料包括氧化硅；牺牲膜451可通过原子层沉积工艺形成，具体地，可采用lto250与氧气或者n zero与氧气发生反应生成氧化硅。
85.本实施例中，可在形成牺牲膜451之后，去除位于相邻位线结构43之间的凹槽底部的牺牲膜451，从而降低去除难度。
86.参考图20，对牺牲膜451(参考图19)的第二隔离部进行第二离子掺杂工艺，形成牺牲层45和第二隔离层46，牺牲层45为剩余的牺牲膜451。
87.本实施例中，牺牲膜451包括靠近位线结构43的第一隔离部和背离位线结构43的第二隔离部，对牺牲膜451的第二隔离部进行离子掺杂，以使牺牲膜451 中第二隔离部的硬度大于第一隔离部的硬度。
88.如此，能够在不增加额外膜层的情况下，使得牺牲膜451的第二隔离部具有较高的侧壁支撑能力，有利于避免来源于相邻结构的应力对隔离墙的结构造成破坏；此外，由于第二隔离部的材料的特性被掺杂离子改变，后续刻蚀牺牲膜451的材料时，仅会刻蚀去除第一隔离部的牺牲膜351，具有掺杂离子的第二隔离部可作为第二隔离层46可保留下来并起到侧壁支撑作用。
89.具体地，牺牲膜451的材料包括氧化硅，第二离子掺杂工艺对牺牲膜451 的第二隔离部进行氮离子掺杂，掺杂后的第二隔离部的材料包括氮化硅和/或氮氧化硅。氮化硅和氮氧化硅相对于氧化硅具有较高的硬度，可起到侧壁支撑作用，有利于保证隔离墙具有较高的结构稳定性。
90.本实施例中，可以氮气或者氨气作为氮源，采用氮等离子体对氧化硅进行离子掺杂，形成氮等离子体的射频功率为600w～2000w，例如为800w、1200w 或1600w，氮等离子体的温度为600℃～800℃，例如为650℃、700℃或750℃。
91.由于氧化硅的抗热冲击能力弱于氮化硅，因此，采用更低的等离子体温度进行离子掺杂，有利于避免第二隔离层46因受到较大的热冲击而发生应力集中、断裂以及表层剥落等损伤，保证隔离墙具有较高的结构稳定性。
92.在形成牺牲层45和第二隔离层46之后，刻蚀去除位于位线结构43顶部的第二隔离层46，暴露出牺牲层45；在暴露牺牲层45之后，刻蚀牺牲45，形成空隙，空隙与第一隔离层44和第二隔离层46一同构成隔离墙。
93.本实施例中，对第一隔离层的第二隔离部进行离子掺杂工艺和对牺牲膜进行离子掺杂工艺，掺杂离子能够改变隔离层原有材料的性能，从而实现在不增加额外膜层的情况下，降低隔离墙的介电常数；此外，由于无需形成额外的膜层，有利于避免形成多层介质层时出现的侧壁形貌问题，以及有利于减薄隔离墙的厚度，为电容接触孔预留更大的空间，使得电容接触孔具有较大的底面积，进而保证填充于电容接触孔内的导电插塞具有较小的阻值。
94.需要说明的是，在实际工艺步骤中，每形成一层介质层都需要进行一道沉积工艺和一道刻蚀工艺，而多次沉积和多次刻蚀可能导致介质层侧壁形貌发生变化，进而不满足预设的性能要求；此外，在形成介质层的过程中，由于形成工艺本身的限制，每一介质层具有对应的最小厚度，同时，由于相邻位线结构之间的间距是固定的，因此介质层的层数越少，用于形成导电插塞的电容接触孔的底面积就越大，后续形成的导电插塞的阻值就越小。
95.相应地，本发明实施例还提供一种半导体结构，半导体结构可采用上述半导体结构的制作方法制成。
96.参考图21，半导体结构包括：基底41，基底41内具有导电接触区域42，基底41暴露出导电接触区域42；位线结构43和位于位线结构43侧壁的隔离墙 48，多个分立的位线结构43位于基底41上，隔离墙48包括至少一层隔离层和位于隔离层和位线结构43之间的空隙47；电容接触孔49，相邻位线结构43之间的隔离墙48围成的区域构成电容接触孔49，电容接触孔49暴露导电接触区域42，在平行于位线结构43的排列方向上，电容接触孔49的顶部宽度大于底部宽度。
97.本实施例中，至少一隔离层内具有掺杂离子，具有掺杂离子的隔离层的硬度大于未掺杂的隔离层的硬度，或者，具有掺杂离子的隔离层的介电常数小于未掺杂的隔离层的介电常数。
98.具体地，隔离墙48包括第一隔离层44、第二隔离层46以及位于第一隔离层44和第二隔离层46之间的空隙47，背离位线结构43的第二隔离层46内具有掺杂离子，在平行于位线结构43排列方向上，第二隔离层46的厚度小于第一隔离层44的厚度。
99.第一隔离层44的材料包括氮化硅，第一隔离层44的第二隔离部内掺杂有氧离子，掺氧的氮化硅的介电常数小于氮化硅的介电常数；第二隔离层46的材料包括氧化硅，第二隔离层46内掺杂有氮离子，掺氮的氧化硅的硬度大于氧化硅的硬度。
100.本实施例中，位线结构43顶端具有封口层491，封口层491与位线结构43 和第二隔离层46连接，封口层491用于封堵空隙47顶部；在垂直于基底41表面的方向上，第二隔离层46的顶面高度低于位线结构43的顶面高度。
101.本实施例中，位线结构43顶部具有倒角，倒角的角度为5
°
～35
°
，例如为 10
°
、15
°
、20
°
或30
°
。
102.本实施例中，隔离墙包括位于隔离层和位线结构之间的空隙，空隙的设置有利于减小隔离墙的介电常数，从而降低填充于电容接触孔内的导电插塞与相邻位线结构之间的寄生电容；此外，电容接触孔的顶部宽度大于底部宽度，有利于保证在利用电容接触孔进行导电材料填充以形成导电插塞时，导电材料能够填充满电容接触孔，避免出现空洞问题，保证导电插塞具有较小的阻值。
103.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。