一种半导体器件及其制备方法与流程

1.本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。


背景技术：

2.随着半导体市场需求的不断增长，半导体存储器技术迅速发展，特别是动态随机存储器(dynamic random access memory，dram)技术得到了迅猛的发展，在存储器市场中，占据了最为主要的位置。常见的dram单元由一个晶体管(transistor)和一个电容器(capacitor)构成1t1c结构，通过电容器上是否存储电荷区分逻辑状态。
3.目前传统1t1c dram的尺寸微缩已接近工艺极限。如小尺寸节点下，电容制造工艺更为复杂，且漏电愈发显著，保持时间减小、静态功耗上升，操作电压裕度退化等。
4.如何提高dram，比如随机闪存存储器(dynamic flsah memory,dfm)的选通速率和存储能力，是目前亟待解决的问题。


技术实现要素：

5.本发明的目的在于提供一种半导体器件及其制备方法，旨在提高半导体器件的栅极控制能力和空穴存储能力。
6.一方面，本发明提供一种半导体器件，包括：
7.衬底；
8.位于所述衬底上的堆叠层，所述堆叠层由上至下依次包括第一栅极层、第一绝缘层、第二栅极层和第二绝缘层；
9.沿垂直于所述衬底的纵向贯穿所述第一栅极层和所述第一绝缘层的第一沟道结构；
10.沿所述纵向贯穿所述第二栅极层的第二沟道结构，所述第二沟道结构的顶部与所述第一沟道结构的底部连接，所述第二沟道结构在垂直于所述纵向的截面的横截面积大于所述第一沟道结构在垂直于所述纵向的截面的横截面积。
11.进一步优选的，所述第二栅极层在所述纵向的厚度大于所述第一栅极层在所述纵向的厚度。
12.进一步优选的，所述半导体器件还包括：
13.位于所述第一沟道结构的外侧壁和所述第一栅极层之间的第一栅绝缘层；
14.位于所述第二沟道结构的外侧壁和所述第二栅极层之间的第二栅绝缘层。
15.进一步优选的，所述半导体器件还包括：
16.位于所述第二沟道结构和所述衬底之间的源极；
17.位于所述第一沟道结构的顶部的漏极。
18.进一步优选的，所述源极和所述漏极为n型单晶硅。
19.进一步优选的，所述第一栅极层的材料包括多晶硅，且所述第一栅极层连接到字线，所述第二栅极层连接到盘线且被施加固定电压。
20.进一步优选的，所述第一沟道结构和所述第二沟道结构为圆柱形，所述第二沟道结构的直径大于所述第一沟道结构的直径。
21.另一方面，本发明提供一种半导体器件的制备方法，包括：
22.提供衬底；
23.形成位于所述衬底上的堆叠层，所述堆叠层由上至下依次包括第一栅极层、第一绝缘层、第二栅极层和第二绝缘层；
24.沿垂直于所述衬底的纵向形成贯穿所述第一栅极层和所述第一绝缘层的第一沟道结构；
25.沿所述纵向形成贯穿所述第二栅极层的第二沟道结构，所述第二沟道结构的顶部与所述第一沟道结构的底部连接，所述第二沟道结构在垂直于所述纵向的截面的横截面积大于所述第一沟道结构在垂直于所述纵向的截面的横截面积。
26.进一步优选的，所述形成位于所述衬底上的堆叠层的步骤，包括：
27.在所述衬底上形成所述第二绝缘层；
28.在所述第二绝缘层上形成所述第二栅极层；
29.在所述第二栅极层上形成所述第一绝缘层；
30.在所述第一绝缘层上形成所述第一栅极层，所述第二栅极层在所述纵向的厚度大于所述第一栅极层在所述纵向的厚度。
31.进一步优选的，所述沿垂直于所述衬底的纵向形成贯穿所述第一栅极层和所述第一绝缘层的第一沟道结构的步骤，包括：
32.形成沿所述纵向贯穿所述第一栅极层和所述第一绝缘层的第一沟道孔；
33.在所述第一沟道孔中填充沟道材料，以形成所述第一沟道结构。
34.进一步优选的，所述沿所述纵向形成贯穿所述第二栅极层的第二沟道结构的步骤，包括：
35.在填充所述沟道材料之前，形成沿所述纵向贯穿所述第二栅极层的第一通孔，所述第一通孔与所述第一沟道孔连通；
36.基于所述第一通孔对所述第二栅极层进行刻蚀，以形成贯穿所述第二栅极层的第二沟道孔，所述第二沟道孔在垂直于所述纵向的截面的横截面积大于所述第一沟道孔在垂直于所述纵向的截面的横截面积；
37.在所述第一沟道孔和所述第二沟道孔中填充所述沟道材料，以形成第一沟道结构和位于所述第一沟道结构底部的所述第二沟道结构。
38.进一步优选的，所述在所述第一沟道孔和所述第二沟道孔中填充所述沟道材料的步骤之前，所述半导体器件的制备方法还包括：
39.形成位于所述第一沟道孔和所述第一栅极层之间的第一栅绝缘层；
40.形成位于所述第二沟道孔和所述第二栅极层之间的第二栅绝缘层。
41.进一步优选的，所述形成位于所述第一沟道孔和所述第一栅极层之间的第一栅绝缘层的步骤，包括：
42.对位于所述第一沟道孔侧壁的所述第一栅极层进行部分氧化，以形成位于所述第一沟道孔和所述第一栅极层之间的第一栅绝缘层；
43.所述形成位于所述第二沟道孔和所述第二栅极层之间的第二栅绝缘层的步骤，包
括：
44.对位于所述第二沟道孔侧壁的所述第二栅极层进行部分氧化，以形成位于所述第二沟道孔和所述第二栅极层之间的第二栅绝缘层。
45.对位于所述第二沟道孔侧壁的所述第二栅极层进行部分氧化，以形成位于所述第二沟道孔和所述第二栅极层之间的第二栅绝缘层。
46.进一步优选的，所述半导体器件的制备方法还包括：
47.在形成所述第一通孔之后，沿所述纵向形成贯穿所述第二绝缘层的第二通孔，所述第二通孔与所述第一通孔连通；
48.在所述第一沟道孔和所述第二沟道孔中填充所述沟道材料之前，在至少部分所述第二通孔中形成n型掺杂的源极。
49.进一步优选的，所述半导体器件的制备方法，还包括：
50.在形成所述第一沟道孔之前，在所述堆叠层上形成第三绝缘层；
51.在形成所述第一沟道孔之前，形成沿所述纵向贯穿所述第三绝缘层的第三通孔，所述第三通孔与所述第一沟道孔连通；
52.在填充所述沟道材料之后，在所述第三通孔中形成n型掺杂的漏极，所述漏极位于所述第一沟道结构的顶部。
53.进一步优选的，所述第一栅极层的材料包括多晶硅，且所述第一栅极层连接到字线，所述第二栅极层连接到盘线且被施加固定电压。
54.进一步优选的，所述第一沟道结构和所述第二沟道结构为圆柱形，所述第二沟道结构的直径大于所述第一沟道结构的直径。
55.本发明的有益效果是：提供一种半导体器件及其制备方法，包括衬底，位于所述衬底上的堆叠层，所述堆叠层由上至下依次包括第一栅极层、第一绝缘层、第二栅极层和第二绝缘层，以及沿垂直于所述衬底的纵向贯穿所述第一栅极层和所述第一绝缘层的第一沟道结构，和沿所述纵向贯穿所述第二栅极层的第二沟道结构。所述第二沟道结构的顶部与所述第一沟道结构的底部连接，所述第二沟道结构在垂直于所述纵向的截面的横截面积大于所述第一沟道结构在垂直于所述纵向的截面的横截面积。由于第一沟道结构的横截面积较小，因此与所述第一沟道结构对应的第一栅极层的选通速率更快，进而可以提高半导体器件的栅极控制能力。同时由于第二沟道结构的横截面积较大，因此第二沟道结构可以支持更高的空穴存储量，进而可以提高半导体器件的存储能力。
附图说明
56.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
57.图1是本发明实施例提供的半导体器件的结构示意图；
58.图2是本发明实施例提供的半导体器件的制备方法的流程示意图；
59.图3a-3l是本发明实施例提供的半导体器件的制备过程中的结构示意图。
具体实施方式
60.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完
整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
61.应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
62.应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
63.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
64.如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸；“垂直”是指垂直于衬底的方向。
65.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
66.请参阅图1，图1是本发明实施例提供的半导体器件的结构示意图，该半导体器件100包括衬底10，位于所述衬底10上的堆叠层11，所述堆叠层11由上至下依次包括顶部绝缘层115、第一栅极层114、第一绝缘层113、第二栅极层112和第二绝缘层111。衬底10可以为半导体衬底，例如可以为硅(si)、锗(ge)、sige衬底、绝缘体上硅(silicon on insulator，soi)或绝缘体上锗(germanium on insulator，goi)等。该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为堆叠层，例如si/sige等。
67.顶部绝缘层115、第一绝缘层113和第二绝缘层111的材质可以包括氧化硅和/或其他合适的绝缘材料。第一栅极层114和第二栅极层112的材质可以包括多晶硅或者金属硅化物，例如从钴(co)、镍(ni)、铪(hf)、铂(pt)、w和钛(ti)中选择的金属硅化物。
68.该半导体器件100还包括沿垂直于所述衬底10的纵向贯穿所述第一栅极层114和所述第一绝缘层113的第一沟道结构101，和沿所述纵向贯穿所述第二栅极层112的第二沟道结构102，所述第二沟道结构102的顶部与所述第一沟道结构101的底部连接。第一沟道结构101和第二沟道结构102的材料可以包括单晶硅。
69.其中，所述第二沟道结构102在垂直于所述纵向的截面的横截面积大于所述第一沟道结构101在垂直于所述纵向的截面的横截面积。当第一沟道结构101和第二沟道结构
102为圆柱形时，所述第二沟道结构102的直径大于所述第一沟道结构101的直径。
70.进一步的，所述第二沟道结构102在所述纵向的高度大于所述第一沟道结构101在所述纵向的高度。与第二沟道结构102对应的第二栅极层112在所述纵向的厚度，大于与所述第一沟道结构101对应的第一栅极层114在所述纵向的厚度，因此可以提高第二栅极层112控制的第二沟道结构102的存储能力。
71.在一变形例中，所述第二沟道结构102在所述纵向的高度可以等于所述第一沟道结构101在所述纵向的高度，对应的，所述第二栅极层112在所述纵向的厚度等于所述第一栅极层114在所述纵向的厚度。
72.在本实施例中，一个第一沟道结构101和一个第二沟道结构102连接形成一个沟道结构，该半导体器件100以多个沟道结构为例对沟道结构的具体结构进行说明。在一个沟道结构中，第一栅极层114与字线连接，其主要作用是当通过字线对第一栅极层114施加一定电压时会使沟道结构导通，即实现选通功能。第二栅极层112连接到盘线(plate line,pl)，其主要作用是通过所述盘线对第二栅极层112施加固定电压(小于第一栅极层114的电压)，以在存储(写)操作时，能够保持空穴位于沟道结构中(主要位于第二沟道结构102中)，减少在第一栅极层114的电压发生变化时空穴泄露。在本实施例中，将第二沟道结构102的横截面积设置为大于第一沟道结构101的横截面积，不仅能够提高第一栅极层114的选通速率，进而提高第一栅极层114的栅极控制能力，还能提高第二沟道结构102的空穴存储量，以提高半导体器件100的存储能力。
73.该半导体器件100还包括：位于所述第一沟道结构101的外侧壁和所述第一栅极层114之间的第一栅绝缘层31；位于所述第二沟道结构102的外侧壁和所述第二栅极层112之间的第二栅绝缘层42。在本实施例中，第一沟道结构101和第二沟道结构102的材料可以包括本征(未掺杂)单晶硅或p型单晶硅，第一栅绝缘层31和第二栅绝缘层42的材料可以为氧化物。
74.该半导体器件100还可以包括：位于所述第二沟道结构102和所述衬底10之间的源极60；位于所述第一沟道结构101的顶部的漏极70。源极60可以延伸至衬底10内，源极60和漏极70的材料可以包括n型单晶硅，衬底10的材料可以包括n型单晶硅。
75.在本实施例中，该堆叠层11可以通过刻蚀形成台阶结构，该半导体器件100还可以包括覆盖台阶结构的第三绝缘层12，所述第三绝缘层12覆盖所述顶部绝缘层115的表面。顶部绝缘层115的作用主要是在刻蚀形成台阶结构时对第一栅极层114进行保护，第三绝缘层12覆盖台阶结构主要是为了填充台阶使结构表面平坦化。因此第一沟道结构101还可以贯穿顶部绝缘层115和部分第三绝缘层12，第一沟道结构101的高度还是可以小于第二沟道结构102的高度。
76.该半导体器件100还可以包括覆盖第三绝缘层12的第四绝缘层13，与衬底10(作为共源极层)连接的源极引出触点81，与第一栅极层114连接的第一栅极引出触点82，与第二栅极层112连接的第二栅极引出触点83，与漏极70连接的漏极引出触点84。源极引出触点81连接到源极线，第一栅极引出触点82连接到字线，第二栅极引出触点83连接到盘线，漏极引出触点84连接到位线，以实现读写和擦除操作。
77.其中，源极引出触点81贯穿第四绝缘层13和第三绝缘层12，第一栅极引出触点82贯穿第四绝缘层13、第三绝缘层12和顶部绝缘层115，第二栅极引出触点83贯穿第四绝缘层
13、第三绝缘层12和第一绝缘层113，漏极引出触点84贯穿第四绝缘层13。
78.本发明实施例提供的半导体器件100，包括衬底10，位于所述衬底10上的堆叠层11，所述堆叠层11由上至下依次包括第一栅极层114、第一绝缘层113、第二栅极层112和第二绝缘层111，以及沿垂直于所述衬底10的纵向贯穿所述第一栅极层114和所述第一绝缘层113的第一沟道结构101，和沿所述纵向贯穿所述第二栅极层112的第二沟道结构102。所述第二沟道结构102的顶部与所述第一沟道结构101的底部连接，所述第二沟道结构102在垂直于所述纵向的截面的横截面积大于所述第一沟道结构101在垂直于所述纵向的截面的横截面积。由于第一沟道结构101的横截面积较小，因此与所述第一沟道结构101对应的第一栅极层114的选通速率更快，进而可以提高半导体器件100的栅极控制能力。同时由于第二沟道结构102的横截面积较大，因此第二沟道结构102可以支持更高的空穴存储量，进而可以提高半导体器件100的存储能力。
79.请参阅图2，图2是本发明实施例提供的半导体器件100的制备方法的流程示意图，请同时参阅图3a-3l，图3a-3l是本发明实施例提供的半导体器件100的制备过程中的结构示意图。本实施例以制备上述半导体器件100为例，对半导体器件100的制备方法进行说明，该半导体器件100的制备方法包括以下步骤s1-s6。
80.请参见图2中的步骤s1-s2和图3a-3b。
81.步骤s1：提供衬底10。
82.步骤s2：形成位于所述衬底10上的堆叠层11，所述堆叠层11由上至下依次包括第一栅极层114、第一绝缘层113、第二栅极层112和第二绝缘层111。
83.在本实施例中，衬底10可以为单晶硅且具有n型掺杂离子。形成堆叠层11的步骤可以包括：1)在所述衬底10上形成所述第二绝缘层111；2)在所述第二绝缘层111上形成所述第二栅极层112；3)在所述第二栅极层112上形成所述第一绝缘层113；4)在所述第一绝缘层113上形成所述第一栅极层114，所述第二栅极层112在所述纵向的厚度大于所述第一栅极层114在所述纵向的厚度；5)在第一栅极层114上形成顶部绝缘层115。
84.形成所述堆叠层11之后，该制备方法还可以包括：对堆叠层11进行刻蚀，形成如图3b所示的台阶结构；形成覆盖所述台阶结构的第三绝缘层12。
85.在一变形例中，形成了台阶结构之后，可以形成覆盖台阶结构的介质层(介质可以包括相对薄的第一介质层和相对厚的第二介质层)，然后对所述介质层进行化学机械研磨，使介质层与顶部绝缘层115齐平。接着在水平表面上形成所述第三绝缘层12。不管是哪种工艺，第三绝缘层12都位于顶部绝缘层115上。
86.请参见图1中的步骤s3和图3c-3f。
87.步骤s3：形成沿所述纵向贯穿所述第一栅极层114和所述第一绝缘层113的第一沟道孔30。
88.具体的，1)如图3c所示，依次对第三绝缘层12、顶部绝缘层115和第一栅极层114进行刻蚀，形成贯穿所述第三绝缘层12和顶部绝缘层115的第三通孔20，再贯穿所述第一栅极层114的第一沟道孔30，所述第三通孔20与所述第一沟道孔30连通，第三通孔20和第一沟道孔30可以在一次刻蚀工艺中形成；2)如图3d所示，形成位于所述第一沟道孔30和所述第一栅极层114之间的第一栅绝缘层31，具体的，可以对位于所述第一沟道孔30侧壁的所述第一栅极层114进行部分氧化，以形成位于所述第一沟道孔30和所述第一栅极层114之间的第一
栅绝缘层31；3)如图3e所示，在所述第三通孔20和第一沟道孔30的内壁形成保护层32，所述保护层32的材质可以包括多晶硅；4)如图3f所示，对保护层32的底部和第一绝缘层113进行刻蚀，使所述第一沟道孔30贯穿第一栅极层114和第一绝缘层113。保护层32的作用是在对第一绝缘层113、以及后续对第二栅极层112和第二绝缘层111进行刻蚀时，保护第一栅绝缘层31不被刻蚀，保护层32在后续工艺中会被去除。
89.请参见图2中的步骤s4和图3g。
90.步骤s4：形成沿所述纵向贯穿所述第二栅极层112的第一通孔40，所述第一通孔40与所述第一沟道孔30连通。
91.如图3g所示，继续向下刻蚀第二栅极层112，以形成贯穿第二栅极层112的第一通孔40。在本实施例中，该制备方法还可以包括：在形成所述第一通孔40之后，沿所述纵向形成贯穿所述第二绝缘层111的第二通孔50，所述第二通孔50与所述第一通孔40连通，第二通孔50可以延伸穿过部分衬底10。
92.请参见图2中的步骤s5和图3h。
93.步骤s5：基于所述第一通孔40对所述第二栅极层112进行刻蚀，以形成贯穿所述第二栅极层112的第二沟道孔41，所述第二沟道孔41在垂直于所述纵向的截面的横截面积，大于所述第一沟道孔30在垂直于所述纵向的截面的横截面积。
94.如图3h所示，对第一通孔40侧壁的第二栅极层112进行刻蚀后，可以形成孔径大于第一沟道孔30的第二沟道孔41，即第二沟道孔41在垂直于所述纵向的截面的横截面积大于所述第一沟道孔30在垂直于所述纵向的截面的横截面积。在刻蚀第二栅极层112的工艺中，还会去除保护层32，同时也会对保护层32正下方的第一绝缘层113进行去除，使贯穿第一栅极层114和第一绝缘层113的第一沟道孔30上下(纵向)尺寸均匀。同样，位于保护层32正下方的第二绝缘层111也会被去除，使第二通孔50的孔径与第一沟道孔30的孔径相同。
95.步骤s5之后，该制备方法还可以包括：1)如图3i所示，形成位于所述第二沟道孔41和所述第二栅极层112之间的第二栅绝缘层42，具体的，可以对位于所述第二沟道孔41侧壁的所述第二栅极层112进行部分氧化，以形成位于所述第二沟道孔41和所述第二栅极层112之间的第二栅绝缘层42；2)如图3j所示，在至少部分所述第二通孔50中形成n型掺杂的源极60，所述源极60位于第二通孔50的底部。由于第二通孔50延伸穿过部分衬底10，所以可以采用n型单晶硅外延的工艺在第二通孔50的衬底10表面形成源极60。形成的源极60可以不填满第二通孔50，即源极60的顶表面低于第二通孔50的顶部。
96.请参见图2中的步骤s6和图3k。
97.步骤s6：在所述第一沟道孔30和所述第二沟道孔41中填充沟道材料，以形成第一沟道结构101和位于所述第一沟道结构101底部的所述第二沟道结构102。
98.具体的，可以在源极60上进行单晶硅外延生长工艺直至单晶硅填满第二沟道孔41、第一沟道孔30和第三通孔20。需要说明的是，由于源极60没有填满第二通孔50，所以单晶硅会形成在第二通孔50中源极60没有填满的部分。
99.在步骤s6之后，该制备方法还可以包括：请结合图1和图3l，对位于第三通孔20中的单晶硅进行n型离子注入，以在第三通孔20中形成n型掺杂的漏极70，所述漏极70位于所述第三通孔20的顶部。需要说明的是，由于漏极70的高度小于第三通孔20的高度，则第一沟道结构101不仅贯穿第一栅极层114和第一绝缘层113，还贯穿顶部绝缘层115和部分第三绝
缘层12的。在图1中，第二沟道结构102的高度还是可以大于第一沟道结构101的高度。
100.在本实施例中，该制备方法还可以包括：如图3l所示，形成贯穿堆叠层11、第三绝缘层12和部分衬底10的隔离结构80，所述隔离结构80将相邻两个沟道结构的栅极层隔开，也就是说将相邻两个第一沟道结构101的第一栅极层114隔开，且将相邻两个第二沟道结构102的第二栅极层112隔开。
101.本发明实施例提供的半导体器件100的制备方法，先形成厚度大于第一栅极层114的第二栅极层112，再形成横截面积大于第一沟道结构101的第二沟道结构102，还形成了位于第二沟道结构102底部的源极60和位于第一沟道结构101顶部的漏极70，从而形成了具有高的栅极控制能力和存储能力的半导体器件100。
102.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。