半导体封装件的制作方法

1.本实用新型涉及半导体封装件，更详细地，涉及系统级封装方式的半导体封装件。


背景技术：

2.作为一个系统运行的系统级封装(sip，system in package)包括多个半导体芯片。在此情况下，系统级封装利用重布线层(rdl，redistributed layer)，不仅包括多个半导体芯片，还可包括无源器件。其中，系统级封装可垂直层叠或水平排列半导体芯片或无源器件，可通过凸点或焊线连接其。
3.但是，随着集成多个半导体芯片及无源器件，系统级封装的输入/输出增加，并且，随着封装件变得越小，对于包括如微间距或导线长度的结构因素在内的如电磁波屏蔽、处理速度、射频(rf)性能等的电因素的需求正在增加。


技术实现要素：

4.为了解决如上所述的现有技术的问题，本实用新型的一实施例提供如下的半导体封装件：实现系统级封装，同时，可提高小型化及电特性。
5.但是，本实用新型所要解决的问题并不局限于以上所提及的问题，普通技术人员可通过下述记载明确理解未提及的其他问题。
6.根据用于解决如上所述的问题的本实用新型的一实施方式，本实用新型包括：重布线层，包括绝缘层及配线图案；多个半导体芯片，配置于上述重布线层的上部及下部两侧；以及模具，设置于上述重布线层的上部来覆盖上述多个半导体芯片，上述重布线层可由多个层构成。
7.在一实施例中，配置于顶层的的配线图案可未被上述绝缘层覆盖。
8.在一实施例中，本实用新型在上述模具的上部面还可包括由聚酰亚胺形成的涂层。
9.在一实施例中，下部侧配线图案的一部分可向下部侧露出，在多个上述配线图案中，位于顶层的配线图案或配置于底层的配线图案可被进行黑化处理的氧化层覆盖。
10.在一实施例中，本实用新型还可包括沿着上述模具的外部面设置的屏蔽层。
11.在一实施例中，上述重布线层可延伸形成，使得至少一个配线图案的一部分与上述屏蔽层相连接。
12.在一实施例中，上述绝缘层的介电常数(dk)可为2～3、上述耗散因数(df)可为0.002～0.005。
13.在一实施例中，在上述重布线层的配线图案中，位于上部的配线图案和位于下部的配线图案的厚度可厚于位于中心的中心配线图案。
14.本实用新型另一实施方式的半导体封装件包括：第一重布线层，在一面安装有多个半导体芯片及多个无源器件；第二重布线层，通过通孔与上述第一重布线层电连接；外部连接端子，形成于上述第二重布线层的下部面；第一模具，设置于上述第一重布线层的上部
来覆盖上述多个半导体芯片及上述多个无源器件；以及第二模具，设置于上述第一重布线层与上述第二重布线层之间，上述第一重布线层及上述第二重布线层分别包括配线图案及绝缘层，由多个层构成，上述多个半导体芯片中的至少一个可配置于上述第一重布线层与上述第二重布线层之间。
15.在一实施例中，在上述模具的上部面还可包括由聚酰亚胺形成的涂层。
16.在一实施例中，上述通孔可在平面上以一体的线性结构无缝形成。
17.在一实施例中，本实用新型还可包括沿着上述第一模具的外部面设置的屏蔽层。
18.在一实施例中，上述第一重布线层和第二重布线层可延伸形成，使得上述第一重布线层和第二重布线层中的至少一个配线图案的一部分与上述屏蔽层相连接。
19.在一实施例中，上述屏蔽层可朝向上述外部连接端子侧延伸形成。
20.在一实施例中，上述绝缘层的介电常数(dk)可为2～3、上述耗散因数(df)可为0.002～0.005。
21.在一实施例中，在上述第一重布线层的配线图案中，位于上部的配线图案和位于下部的配线图案的厚度可厚于位于中心的中心配线图案。
22.在一实施例中，上述第一重布线层和上述第二重布线层分别可包括配线图案及绝缘层，由多个层构成，上述第一重布线层的层数可多于上述第二重布线层的层数。
23.在一实施例中，安装在上述第一重布线层上的半导体芯片可为模拟块，安装在上述第一重布线层与第二重布线层之间的半导体芯片可以为数字块。
24.在本实用新型一实施例的半导体封装件中，利用低的介电常数(dk)、耗散因数(df)材料及嵌入式跟踪基板(ets，embedded trace substrate)，由此，可实现高速信号及射频跟踪功能。
25.并且，在本实用新型中，从重布线层排除顶层的绝缘层或凸点下金属(ubm，under bump metal)层，由此，可节减用于形成绝缘层或凸点下金属层的费用，并可简化相应工序。
26.并且，在本实用新型中，省略重布线层的一部分，在半导体芯片的一面附着散热垫，由此，可容易向外部释放因半导体芯片产生的热量，从而，可提高散热特性。
27.并且，在本实用新型中，在重布线层的下部面设置半导体芯片，因此，半导体芯片的配线变短，从而，可稳定执行高速处理。
附图说明
28.图1为本实用新型第一实施例的半导体封装件的剖视图。
29.图2为本实用新型第一变形例的半导体封装件的剖视图。
30.图3为本实用新型第二变形例的半导体封装件的剖视图。
31.图4为本实用新型第三变形例的半导体封装件的剖视图。
32.图5为本实用新型第四变形例的半导体封装件，图5的(a)部分为第四变形例的剖视图，图5的(b)部分为向第四变形例追加填充模具的状态的剖视图，图5的(c)部分为第四变形例安装在印制电路板的状态的剖视图。
33.图6为本实用新型第五变形例的半导体封装件的剖视图。
34.图7为本实用新型第六变形例的半导体封装件的剖视图。
35.图8为本实用新型第七变形例的半导体封装件的剖视图。
36.图9为本实用新型第二实施例的半导体封装件的剖视图。
37.图10为可确认图9的a线中的三维(3d)通孔的形状差异的俯视图。
38.图11为本实用新型第八变形例的半导体封装件的剖视图。
39.图12为本实用新型第九变形例的半导体封装件的剖视图。
40.图13为本实用新型第十变形例的半导体封装件的剖视图。
41.图14为本实用新型第三实施例的半导体封装件的剖视图。
42.图15为本实用新型第十一变形例的半导体封装件的剖视图。
43.图16为用于说明本实用新型第一实施例的半导体封装件的制备工序的图。
44.图17为本实用新型一实施例的具有单一重布线层的半导体封装件的剖视图。
45.图18为本实用新型第一变形例的具有单一重布线层的半导体封装件的剖视图。
46.图19为本实用新型第二变形例的具有单一重布线层的半导体封装件的剖视图。
47.图20为本实用新型第三变形例的具有单一重布线层的半导体封装件的剖视图。
48.图21为本实用新型第四变形例的具有单一重布线层的半导体封装件的剖视图。
49.图22为本实用新型第五变形例的具有单一重布线层的半导体封装件的剖视图。
50.图23为本实用新型第六变形例的具有单一重布线层的半导体封装件的剖视图。
51.图24为本实用新型第七变形例的具有单一重布线层的半导体封装件的剖视图。
52.图25为本实用新型第八变形例的具有单一重布线层的半导体封装件的剖视图。
53.图26为用于说明本实用新型一实施例的具有单一重布线层的半导体封装件的制备工序的图。
54.附图标记的说明
55.100、200、300：半导体封装件
56.110、110’、210、210’：重布线层
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111、113：绝缘层
57.112、114、214：配线图案
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212：金属板
58.114’：凸点下金属层
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111b：氧化层
59.121、123、124、221、222：半导体芯片
60.124a：芯片垫
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122：无源器件
61.124，125：焊料
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130：外部连接端子
62.140、140’、141：模具
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150：屏蔽层
63.125：底部填充层
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115：三维通孔
64.116：连接垫
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117：散热垫
具体实施方式
65.以下，参照附图详细说明本实用新型的实施例，使得本实用新型所属技术领域的普通技术人员容易实施。本实用新型能够以各种不同实施方式体现，并不限定于在此说明的实施例。在附图中，为了明确说明本实用新型，将省略与说明无关的部分，在说明书全文中，对相同或相似的结构要素赋予了相同的附图标记。
66.为了向本技术领域的普通技术人员更完整地说明本实用新型而提供本实用新型的实施例，以下所说明的实施例可变形为各种其他形态，本实用新型的范围并不限定于以下实施例。反而，这些实施例使得本实用新型更充实、完整，并且，为了向普通技术人员更完
整地传递本实用新型的思想而提供。
67.以下，参照简要示出本实用新型的实施例的附图对本实用新型的实施例进行说明。在附图中，例如，所图示的形状可根据制造技术和/或公差变形。因此，本实用新型的实施例不应解释为局限于在本说明书中图示的区域的特定形状，需包括如因制造引起的形状变化。
68.图1为本实用新型第一实施例的半导体封装件的剖视图。
69.第一实施例的半导体封装件100包括重布线层110、110’、半导体芯片121、123、124、无源器件122、外部连接端子130以及模具140、140’。
70.其中，半导体封装件100为系统级封装，具有双面重布线结构，具有多个重布线层，具有包括异质半导体芯片的多芯片结构。即，半导体封装件100可包括多个半导体芯片121、123、124。同时，半导体封装件100可包括多个无源器件122。
71.重布线层110、110’适用超薄(thin profile)及微间距(fine pitch)结构。重布线层110、110’的厚度可以为2μm至15μm。重布线层110、110’可包括第一重布线层110以及第二重布线层110’。
72.第一重布线层110可在一面安装半导体芯片121、123及无源器件122。其中，第一重布线层110可包括绝缘层111以及配线图案112。配线图案112的线(line)和间隔图案为1μm至10μm。同时，第一重布线层110可以为重布线基板。在此情况下，重布线基板可以为超薄及微间距基板。
73.同时，第一重布线层110可在两面安装半导体芯片121、123、124。在此情况下，半导体芯片121、123可设置于第一重布线层110的上部，半导体芯片124可设置于第一重布线层110的下部。其中，半导体芯片121、123可以为模拟半导体芯片，半导体芯片124可以为数字半导体芯片。但并不限定于此，半导体芯片121、123还可以为数字半导体芯片，半导体芯片124还可以为模拟半导体芯片。
74.在此情况下，在第一重布线层110中，配线图案112可由3层构成。由此，可减少半导体封装件100的整体厚度，从而，可实现小型化。
75.绝缘层111可由低介电常数(dk)及耗散因数(df)材料形成。由此，半导体封装件100可用于高速射频信号传输。具体地，绝缘层111的介电常数(dk)为1.5至3.5，耗散因数(df)为0.001至0.006。
76.在此情况下，绝缘层111可由绝缘性共聚物、环氧(epoxy)、氧化硅膜、氮化硅膜(sin)或它们的组合组成。并且，绝缘层111可由非感光物质或感光物质形成。如一例，绝缘层111可由聚酰亚胺(pi，polyimide)形成。
77.其中，绝缘性共聚物可包含如聚甲基丙烯酸甲酯(pmma，polymethylmethacrylate)、聚苯乙烯(ps，polystylene)、聚对苯撑苯并二恶唑(pbo，polybenzoxzaoles)等的通用聚合物；具有丙烯酸类高分子、酰亚胺类高分子(聚酰亚胺)、芳基醚类高分子、酰胺类高分子、氟类高分子、对二甲苯类高分子、乙烯醇类高分子、酚基的高分子衍生物；或者它们的组合等。
78.可在每个配线图案112的上侧设置多个绝缘层111。但是，绝缘层111可使配置于上侧的配线图案112露出。
79.由此，无源器件122及半导体芯片121可直接安装在所露出的配线图案112上。在此
情况下，无源器件122及半导体芯片121可通过焊接安装在配线图案112上。
80.如上所述，从第一重布线层110排除顶层绝缘层，由此，可节减半导体封装件100的制备费用且简化工序。
81.配线图案112可以为用于使第一重布线层110的上部面与下部面电连接的图案。为此，配线图案112可由导电物质形成。其中，配线图案112可由w、cu、zr、ti、ta、al、ru、pd、pt、co、ni或它们的组合组成。如一例，配线图案112可由cu形成。
82.第一重布线层110与第二重布线层110’可通过三维通孔115电连接。在此情况下，三维通孔115可具有高纵横比(high aspect-ratio)。
83.第二重布线层110’可包括绝缘层113、配线图案114以及联接垫区域114’。绝缘层113及配线图案114可以与绝缘层111及配线图案112相同的方式形成。
84.即，第一重布线层110和第二重布线层110’分别可以为包括多个绝缘层113和配线图案114的多层结构，在此情况下，第一重布线层110的层数可多于第二重布线层110’的层数。
85.如上所述的第一重布线层110与第二重布线层110’的不同之处在于，第一重布线层110为包括多个无源器件122和多个半导体芯片121的结构，即，多个无源器件122和多个半导体芯片121与第一重布线层110的配线图案112相连接的结构。
86.因此，相比于第二重布线层110’，第一重布线层110的集成度高，并包括更多的数量的层。
87.例如，第一重布线层110可在3层至15层的范围内，优选地，可由3层至7层形成。
88.对此，第二重布线层110’可由2层至5层的层数形成，优选地，可由2层或3层结构形成。
89.并且，第一重布线层110的配线图案112由多层配置，每个层的厚度可互不相同。
90.尤其，相比于配置于顶部与底部之间的配线图案，顶部和底部的配线图案112相对更厚。
91.这是因为，如上所述，不包括顶层绝缘层或凸点下金属层，因此，相比于配置于中心的其他配线图案，形成得更厚，由此，还可起到凸点下金属层的作用。
92.例如，在多层的配线图案112中，顶部和底部的配线图案可由1μm至100μm的范围形成，厚度优选为5μm至30μm。
93.对此，顶部与底部之间的配线图案的厚度能够以0.1μm至30μm的范围形成，厚度优选为1μm至15μm。
94.联接垫区域114’可从第二重布线层110’的下部面露出。联接垫区域114’用于使外部连接端子130与第二重布线层110’相连接。联接垫区域114’能够以沉积或溅射方式形成。在此情况下，联接垫区域114’可由cr/cr-cu/cu、ti-w/cu或al/ni-v/cu形成。
95.联接垫区域114’可通过配线图案与三维通孔115相连接。并且，在联接垫区域114’的下部可设置外部连接端子130。
96.另一方面，重布线层110、110’可由多个层形成。即，在重布线层110、110’中，根据半导体芯片121、123、124的种类及数量，绝缘层111、113及配线图案112、114可由多个层形成。
97.半导体芯片121、123、124可包括数字芯片或模拟芯片。并且，半导体芯片121、123、
124可包括如系统大规模集成(lsi，large scale integration)的逻辑芯片或存储器芯片。其中，半导体芯片121可以为模拟半导体芯片，半导体芯片123可以为数字半导体芯片。但并不限定于此，半导体芯片121还可以为数字半导体芯片，半导体芯片123还可以为模拟半导体芯片。
98.第三半导体芯片124可设置在第一重布线层110的与半导体芯片121、123相向的面。即，第三半导体芯片124可设置于第一重布线层110与第二重布线层110’之间。并且，半导体芯片124可通过芯片垫124a与第一重布线层110的配线图案112相连接。其中，在第一重布线层110与第二重布线层110’之间可设置第二模具140’，由此，包围半导体芯片124。
99.无源器件122可以为用于驱动半导体芯片121、123、124或辅助半导体芯片121、123、124的功能的器件。无源器件122可包括电阻器、电容器以及线圈。并且，无源器件122可以为集成无源器件(ipd，integrated passive device)。其中，无源器件122可以为平衡-不平衡转换器(balun)、滤波器、耦合器以及双工器中的一个，但并不限定于此。
100.在此情况下，半导体芯片121、123与无源器件122之间的间隔可以为最小50μm至最大150μm，优选的间隔范围为75μm至150μm。半导体芯片121、123及无源器件122可通过焊料125安装在第一重布线层110。其中，半导体芯片121、123及无源器件122可安装在去除绝缘层111的配线图案112上。
101.外部连接端子130可以为用于半导体封装件100的信号输入或信号输出的端子。即，外部连接端子130可以为用于将半导体封装件100安装在印制电路板等的板(board)上的连接端子。
102.外部连接端子130可形成于联接垫区域114’的下部面。因此，外部连接端子130可通过联接垫区域114’及配线图案112与半导体芯片121、123或无源器件122电连接。
103.外部连接端子130可包括焊料凸点(solder bump)。其中，外部连接端子130可包含sn、au、ag、ni、in、bi、sb、cu、zn、pb或它们的组合等，但并不限定于此。如一例，焊料可由锡-银-铜(sac，sn-ag-cu)类形成。在此情况下，焊料凸点可呈球形状。
104.模具140、140’可包括第一模具140以及第二模具140’。
105.第一模具140可设置于第一重布线层110的上部来覆盖多个半导体芯片121、123及多个无源器件122。其中，第一模具140可由环氧树脂(epoxy resin)形成。在此情况下，第一模具140可通过真空印刷封装系统(vpes；vacuum printing encapsulation system)形成。
106.第二模具140’可设置于第一重布线层110与第二重布线层110’之间来包围半导体芯片124。在利用激光形成三维通孔115的情况下，第二模具140’可以为激光直接成型(lds，laser direct structuring)用环氧树脂塑封料(emc，epoxy mold compound)。选择性地，第二模具140’可由与第一模具140相同的物质形成。
107.图2为本实用新型第一变形例的半导体封装件的剖视图。
108.相比于图1的半导体封装件100，第一变形例的半导体封装件100-1具有如下的结构，即，配线图案112除一部分之外不向外部露出，在露出一部分的配线图案112上安装半导体芯片121及无源器件122。除此之外的结构与图1的半导体封装件100相同，因此，将省略具体说明。
109.在此情况下，半导体封装件100-1可使追加的绝缘层111a覆盖设置于上侧的配线图案112。其中，半导体芯片121及无源器件122可安装在去除绝缘层111a的配线图案112上。
即，绝缘层111a覆盖除与半导体芯片121及无源器件122相应的位置之外的设置于上侧的配线图案112。
110.如上所述的第一重布线层110可以为嵌入式跟踪基板。为此，第一重布线层110可体现高速信号及射频跟踪功能。
111.图3为本实用新型第二变形例的半导体封装件的剖视图。
112.相比于第一实施例的半导体封装件100，第二变形例的半导体封装件100-2具有如下的结构，即，对露出在外部的配线图案112上进行黑化处理后，在配线图案112上安装半导体芯片121及无源器件122。除此之外的结构与第一实施例的半导体封装件100相同，因此，将省略具体说明。
113.并且，本发明可在模具140的上部还包括涂层160。上述涂层160可由聚酰亚胺形成，以减少重布线增加引起的基板的翘曲(warpage)的方式进行控制，由此，可改善制备工序上的基板的处理。
114.在之后的变形例中，也以包括涂层160为例示出，但是，还可变形为省略涂层160的结构。
115.其中，以第二变形例的半导体封装件100-2基于第一实施例的半导体封装件100为例图示并说明，但并不限定于此，还可适用于其他变形例的半导体封装件。
116.更具体地，第一重布线层110包括绝缘层111、配线图案112以及联接垫区域114’，上侧配线图案112可向绝缘层111的上侧露出。
117.在此情况下，在第二变形例的半导体封装件100-2中，可在所露出的配线图案112上设置氧化层111b。其中，氧化层111b可通过黑化处理形成。在配线图案112由cu形成的情况下，通过黑化处理(black oxidation)生成的氧化层111b可包含如cuo、cu2o等的氧化铜。可在无源器件122与半导体芯片121通过焊料125相连接的部分去除如上所述的氧化层111b。
118.即，半导体封装件100-2可具有如下的结构，即，通过黑化处理在配线图案112上形成氧化层111b，上述配线图案112代替设置于第一重布线层110所包括的顶层的绝缘层111而露出。
119.由此，无源器件122或半导体芯片121、123可直接安装在所露出的配线图案112上。在此情况下，无源器件122及半导体芯片121、123可通过焊接安装在配线图案112上。
120.如上所述，从第一重布线层110去除顶层绝缘层，由此，半导体封装件100-2可节减费用并简化工序。图4为本实用新型第三变形例的半导体封装件的剖视图。
121.相比于第一实施例的半导体封装件100-1，第三变形例的半导体封装件100-3具有屏蔽层150沿着第一模具140的外部面设置的结构。除此之外的结构与第一变形例的半导体封装件100-1相同，因此，将省略具体说明。
122.其中，以第三变形例的半导体封装件100-3基于第一变形例的半导体封装件100-1为例图示并说明，但并不限定于此，还可适用于第一实施例及其他变形例的半导体封装件。
123.更具体地，屏蔽层150可延伸至重布线层110、110’的侧面为止。同时，屏蔽层150可在半导体封装件100-3的侧面延伸至第二模具140’为止。即，屏蔽层150沿着第一模具140的外部面设置，可延伸至第一重布线层110及第二重布线层110’的侧面为止。屏蔽层150可具有电磁干扰(emi，electromagnetic interference)屏蔽功能。
124.如一例，屏蔽层150可由能够屏蔽电磁波的金属材料形成。如另一例，屏蔽层150可由能够吸收特定电磁波的材料形成。例如，屏蔽层150可由铁氧体形成。
125.在此情况下，屏蔽层150可通过利用金属晶种(metal seed)的溅射(sputter)工序形成。选择性地，屏蔽层150还可通过利用金属罐(metal can)的smt工艺形成。并且，可通过如铁氧体的电磁波吸收材料构成第一模具140来省略屏蔽层150。
126.图5为本实用新型第四变形例的半导体封装件，图5的(a)部分为第四变形例的剖视图，图5的(b)部分为向第四变形例追加填充模具的状态的剖视图，图5的(c)部分为第四变形例安装在印制电路板的状态的剖视图。
127.相比于第一变形例的半导体封装件100-1，第四变形例的半导体封装件100-4具有省略第二重布线层110’且设置有连接垫116及散热垫117的结构。除此之外的结构与第一变形例的半导体封装件100-1相同，因此，将省略具体说明。
128.其中，以第四变形例的半导体封装件100-4基于第一变形例的半导体封装件100-1为例图示并说明，但并不限定于此，还可适用于第一实施例及其他变形例的半导体封装件。
129.更具体地，如图5的(a)部分所示，在第四变形例的半导体封装件100-4中，可露出三维通孔115及半导体芯片124的一面。其中，可在三维通孔115的露出面上设置连接垫116。并且，可在半导体芯片124的露出面上设置散热垫117。其中，连接垫116及散热垫117可由具有优秀的热传导性的材质形成。
130.由此，图5的(a)部分的半导体封装件可在使用尽可能小的空间的同时提高散热效果。
131.如图5的(b)部分所示，在半导体封装件100-4中，连接垫116与散热垫117之间可被模具141填充。其中，模具141可由与模具140、140’相同的材质形成。
132.由此，相比于图5的(a)部分的半导体封装件，图5的(b)部分的半导体封装件可防止向外部露出的连接垫116及散热垫117的破损。
133.如图5的(c)部分所示，半导体封装件100-4可通过连接垫116及散热垫117安装在印制电路板10上。在此情况下，连接垫116及散热垫117可通过焊料11安装在印制电路板10上的垫12。
134.由此，图5的(c)部分的半导体封装件通过印制电路板10向外部释放因半导体芯片124产生的热量，由此，可提高散热特性。
135.图6为本实用新型第五变形例的半导体封装件的剖视图，图7为本实用新型第六变形例的半导体封装件的剖视图，图8为本实用新型第七变形例的半导体封装件的剖视图。
136.相比于第一变形例的半导体封装件100-1，第五变形例至第七变形例的半导体封装件100-5、100-6、100-7具有重布线层110、110’中的至少一个配线图案的一部分延伸至屏蔽层150为止的结构。除此之外的结构与第一变形例的半导体封装件100-1相同，因此，将省略具体说明。
137.其中，以第五变形例至第七变形例的半导体封装件100-5、100-6、100-7基于第一变形例的半导体封装件100-1为例图示并说明，但并不限定于此，还可适用于第一实施例及其他变形例的半导体封装件。
138.更具体地，参照图6，在第五变形例的半导体封装件100-5中，屏蔽层150可与第一重布线层110的侧壁接地线112’接地。即，第一重布线层110的配线图案112可包括接地线
112’，上述接地线112’延伸形成来与屏蔽层150相连接。在此情况下，第二重布线层110’的配线图案112不延伸至屏蔽层150为止。即，屏蔽层150可不与第二重布线层110’的侧壁接地线接地。
139.参照图7，在第六变形例的半导体封装件100-6中，屏蔽层150可与第二重布线层110’的侧壁接地线114”接地。即，第二重布线层110’的配线图案114可包括接地线114”，上述接地线114”延伸形成来与屏蔽层150相连接。在此情况下，第一重布线层110的配线图案不延伸至屏蔽层150为止。即，屏蔽层150可不与第一重布线层110的侧壁接地线接地。
140.参照图8，在第七变形例的半导体封装件100-7中，屏蔽层150可与第一重布线层110的侧壁接地线112’及第二重布线层110’的侧壁接地线114”接地。即，屏蔽层150可与第一重布线层110及第二重布线层110’的侧壁接地线112’、114”均接地。
141.图9为本实用新型第二实施例的半导体封装件的剖视图。
142.第二实施例的半导体封装件200包括重布线层210、210’、金属板212、数字块221、模拟块222、外部连接端子230、模具240、240’以及屏蔽层250。
143.其中，半导体封装件200在第一重布线层210的上部设置模拟块222，除此之外，与第三变形例的半导体封装件100-3相同。即，重布线层210、210’、三维通孔215、外部连接端子230、模具240、240’及屏蔽层250与图4的重布线层110、110’、三维通孔115、外部连接端子130、模具140、140’及屏蔽层150相同或相似，因此，将省略具体说明。
144.数字块221可以为半导体芯片。如一例，数字块221可以为数字半导体芯片。半导体芯片可通过焊料221a安装在第二重布线层210’。
145.模拟块222可包括无源器件及模拟半导体芯片。其中，无源器件为用于驱动半导体芯片或辅助半导体芯片的功能的器件，可包括电阻器、电容器以及线圈。并且，无源器件可以为集成无源器件、平衡-不平衡转换器、滤波器、耦合器及双工器中的一个，但并不限定于此。模拟半导体芯片及无源器件可通过焊料安装在第一重布线层210。
146.由此，在半导体封装件200中，数字块221和模拟块222分别形成在第一重布线层210及第二重布线层210’的相同面(如一例，上部面)，因此，可容易制备。
147.在第二重布线层210’中，配线图案214的一部分可延伸至屏蔽层250为止。即，屏蔽层250可与第二重布线层210’的侧壁接地线214”接地。
148.并且，为了提高本实用新型的屏蔽效果，除上述屏蔽层150之外，追加金属板212。使上述金属板212第一次屏蔽数字块221，使屏蔽层150第二次屏蔽数字块221，最终，可通过使用多层的屏蔽层来提高屏蔽效果。
149.同时，三维通孔215可包围平面上的数字块221。即，三维通孔215可沿着数字块221的外侧设置。上述三维通孔215可通过引线接合、铜柱(cu post)或激光孔加工形成。
150.图10示出可确认图9的a线中的三维通孔的形状差异的俯视图。
151.图10的(a)部分示出通过引线接合形成的三维通孔215，图10的(b)部分示出通过柱形成的三维通孔215，图10的(c)部分示出通过激光孔加工形成的三维通孔215。
152.利用引线接合和柱形成的三维通孔以相互分离且配置得稠密的平面上的虚线结构配置，通过激光孔加工形成的三维通孔以没有间隙的平面上一体的结构形成。
153.三维通孔215形成于数字块221的周围来用于屏蔽数字块221，当利用引线接合和柱形成时，以尽可能稠密的间隔形成，由此，可提高屏蔽效果。
154.通过激光孔加工形成的三维通孔215为没有缝隙的墙体结构，因此，可进一步提高屏蔽效果。
155.图11为本实用新型第八变形例的半导体封装件的剖视图。
156.相比于第二实施例的半导体封装件200，在第八变形例的半导体封装件200-1中，数字块223安装在第一重布线层210，数字块223被带224支撑。除此之外的结构与第二实施例的半导体封装件200相同，因此，将省略具体说明。
157.数字块223能够以下述方式配置，即，设置有垫223a的第一面朝向第一重布线层210，作为垫223a的相反侧的第二面朝向第二重布线层210’。即，数字块223可与第一重布线层210相连接。
158.由此，在半导体封装件200-1中，因数字块223的配线变短，可稳定地执行高速处理。
159.并且，可容易通过带224向数字块223的后面释放热量，因此，可提高散热特性。
160.带224可设置于数字块223与第二重布线层210’之间。带224可支撑数字块223的下部面。带224可由绝缘性物质形成，在与数字块223相接触的面可设置粘结层。
161.并且，本发明提供金属板212与屏蔽层250相接触的结构，使得屏蔽层250在执行屏蔽功能的同时执行接地作用。
162.由此，半导体封装件200-1具有增大接地的效果，因此，可在减少噪声的同时提高屏蔽率。
163.图12为本实用新型第九变形例的半导体封装件的剖视图，图13为本实用新型第十变形例的半导体封装件的剖视图。
164.相比于第八变形例的半导体封装件200-1，第九变形例及第十变形例的半导体封装件200-2、200-3具有下述结构，即，屏蔽层250’延伸至下部面，或者省略带。除此之外的结构与第八变形例的半导体封装件200-1相同，因此，将省略具体说明。
165.参照图12，在第九变形例的半导体封装件200-2中，屏蔽层250’可延伸至外部连接端子230附近。即，屏蔽层250’的下端251还从第二重布线层210’延伸至外部连接端子230侧。
166.由此，在半导体封装件200-2中，当将半导体封装件附着在印制电路板时，有利于整列，可通过屏蔽层250’调整印制电路板与半导体封装件之间的高度差。
167.参照图13，在第十变形例的半导体封装件200-3中，可省略支撑数字块223的带。其中，数字块223可与第二重布线层210’隔开。即，数字块223可被第二模具240’包围。
168.由此，在半导体封装件200-3中，仅通过相同的第二模具240’构成重布线层210、210’之间，由此，可安全地保护半导体封装件200-3免受外部冲击，从而可提高产品的可靠性。
169.图14为本实用新型第三实施例的半导体封装件的剖视图。
170.第三实施例的半导体封装件300包括重布线层310、310’、数字块221、商用芯片320、外部连接端子230、模具240、240’以及屏蔽罐350。
171.其中，在半导体封装件300中，在第一重布线层210的上部设置商用芯片320，除此之外，与第九变形例的半导体封装件200-1相同。即，重布线层210、210’、三维通孔215、外部连接端子230及模具240、240’与图10相同或相似，因此，将省略具体说明。
172.商用芯片320为模拟块，可以为单独制备的半导体芯片。其中，在商用芯片320中，图10的模拟块可由单一封装构成。如一例，商用芯片320为半导体封装件，可包括第一半导体芯片321及第二半导体芯片322。在此情况下，第一半导体芯片321可通过焊料323层叠在第二半导体芯片322。其中，设置于下侧的第二半导体芯片322可形成有通孔322b。第二半导体芯片的垫322a可通过焊料324安装在第一重布线层210。
173.由此，半导体封装件300可自由安装事先单独制备的各种商用芯片320来使用。
174.屏蔽罐350可以为单独制备的罐型。在此情况下，屏蔽罐350可延伸至外部连接端子230附近为止。即，屏蔽罐350的下端351还可从第二重布线层210’延伸至外部连接端子230侧。
175.由此，当附加电磁干扰屏蔽功能时，半导体封装件300可容易制备屏蔽结构。
176.图15为本实用新型第十一变形例的半导体封装件的剖视图。
177.相比于第三实施例的半导体封装件300，在第十一变形例的半导体封装件300-1中，商用芯片320与屏蔽罐350相接触。除此之外的结构与第三实施例的半导体封装件300相同，因此，将省略具体说明。
178.屏蔽罐350可与商用芯片320的上部面相接触。即，第一模具340可覆盖除商用芯片320的上部面之外的侧面。因此，第一模具340可薄于第三实施例的半导体封装件300。
179.由此，在半导体封装件300-1中，从商用芯片320产生的热量可通过屏蔽罐350向外部释放。即，屏蔽罐350可起到商用芯片320的散热器的功能。
180.图16为用于说明本实用新型第一实施例的半导体封装件的制备工序的图。
181.其中，以第三变形例的半导体封装件100-3为基准说明制备工序。
182.本实用新型第一实施例的半导体封装件的制备工序可由组合扇出型晶圆级封装(fowlp)的chip-fist/face-up和chip-last/face-down的方式执行。
183.首先，形成第二重布线层110’(参照图16的(a)部分)。在此情况下，第二重布线层110’可形成于载体基板(未图示)上。并且，第二重布线层110’可由绝缘层113及配线图案114构成。
184.三维通孔115形成于第二重布线层110’上(参照图16的(b)部分)。在此情况下，三维通孔115可从第二重布线层110’的配线图案114的一部分延伸形成。
185.半导体芯片124与第二重布线层110’的一面相接合(参照图16的(c)部分)。在此情况下，半导体芯片124可通过粘结层与第二重布线层110’的上部面相接合。
186.第二模具140’形成于第二重布线层110’的上部面(参照图16的(d)部分)。在此情况下，第二模具140’可使三维通孔115的一面及半导体芯片124的芯片垫124a露出。
187.第一重布线层110形成于第二模具140’上(参照图16的(e)部分)。第一重布线层110可使半导体芯片124及三维通孔115与配线图案112相连接。在此情况下，在第一重布线层110中，绝缘层111及配线图案112能够以3层构成。并且，第一重布线层110可使配线图案112的一部分露出。
188.半导体芯片121、123及无源器件122通过smt工艺安装在第一重布线层110上(参照图16的(f)部分)。半导体芯片121、123及无源器件122可通过焊料125安装在所露出的配线图案112上。
189.在配线图案112的上侧形成第一模具140，由此覆盖半导体芯片121、123及无源器
件122(参照图16的(g)部分)。在此情况下，可通过真空印刷封装系统形成第一模具140。
190.在旋转第二重布线层110’的状态下，形成联接垫区域114’后，在联接垫区域114’上形成外部连接端子130(参照图16的(h)部分)。其中，在外部连接端子130中，能够以球形状形成锡-银-铜类的焊料凸点。在此情况下，去除第二重布线层110’的载体基板(未图示)。并且，联接垫区域114’可通过沉积或溅射形成于第二重布线层110’的一面(附图中的上面)。
191.选择性地，形成焊料凸点后，沉积非感光性绝缘膜后，使其平坦化。由此，可使第一重布线层110不向外部突出，从而可提高产品的可靠性。
192.再次旋转第二重布线层110’(参照图16的(i)部分)。
193.在此状态下，沿着第一模具140的外部面形成屏蔽层150(参照图16的(j)部分)。在此情况下，可通过利用金属片的溅射工序形成屏蔽层150。如另一例，屏蔽层150可通过利用金属罐的smt工艺形成。
194.另一方面，在利用如上所述的工序制备第四变形例的半导体封装件的情况下，省略第二重布线层110’，因此，代替第二重布线层110’来利用其他载体基板进行积层工序(参照图16的(b)部分至(d)部分)后，最后，可形成连接垫116及散热垫117。
195.如另一例，在载体基板上先形成连接垫116及散热垫117，在积层工序(参照图16的(b)部分至(d)部分)结束后，还可去除载体基板。
196.图17为本实用新型另一实施例的半导体封装件的剖视图。图17为单一重布线层1110结构的例。
197.本实用新型一实施例的半导体封装件1100包括重布线层1110、半导体芯片1121、1123、无源器件1122、外部连接端子1130以及模具1140。
198.其中，半导体封装件1100为系统级封装，具有可在上部面及下部面安装半导体芯片的重布线结构，具有包括异质半导体芯片的多芯片结构。即，半导体封装件1100可包括多个半导体芯片1121、1123。同时，半导体封装件1100可包括多个无源器件1122。
199.重布线层1110适用超薄(thin profile)及微间距(fine pitch)结构。可在重布线层1110的一面安装半导体芯片1121及无源器件1122。其中，重布线层1110可包括绝缘层1111、配线图案1112以及凸点下金属层1113。同时，重布线层1110可以为重布线基板。在此情况下，重布线基板可以为超薄及微间距基板。
200.同时，可在重布线层1110的两面安装半导体芯片1121、1123。在此情况下，半导体芯片1121设置于重布线层1110的上部，半导体芯片1123可设置于重布线层1110的下部。即，半导体芯片1123可设置于模具1140的外部。
201.绝缘层1111可由低介电常数及耗散因数材料形成。其中，优选地，介电常数为2～3、耗散因数为0.002～0.005。由此，半导体封装件1100可用于高速射频信号传输。
202.在此情况下，绝缘层1111可由绝缘性共聚物、环氧、氧化硅膜、氮化硅膜或它们的组合形成。并且，绝缘层1111可由非感光物质或感光物质形成。如一例，绝缘层1111可由聚酰亚胺形成。
203.其中，绝缘性共聚物可包含如聚甲基丙烯酸甲酯、聚苯乙烯、聚对苯撑苯并二恶唑等的通用聚合物；具有丙烯酸类高分子、酰亚胺类高分子(聚酰亚胺)、芳基醚类高分子、酰胺类高分子、氟类高分子、对二甲苯类高分子、乙烯醇类高分子、酚基的高分子衍生物；或者
它们的组合等。
204.可在每个配线图案1112的上侧设置多个绝缘层1111。但是，绝缘层1111可使配置于上侧的配线图案1112露出。
205.由此，无源器件1122及半导体芯片1121可直接安装在所露出的配线图案1112上。在此情况下，无源器件1122及半导体芯片1121可通过焊接安装在配线图案1112上。
206.如上所述，从重布线层1110排除顶层绝缘层，由此，可节减半导体封装件1100的制备费用且简化工序。
207.配线图案1112可以为用于使重布线层1110的上部面与下部面电连接的图案。为此，配线图案1112可由导电物质形成。其中，配线图案1112可由w、cu、zr、ti、ta、al、ru、pd、pt、co、ni或它们的组合组成。如一例，配线图案1112可由cu形成。其中，配线图案1112的线和空间(l/s，line&space)可以为10/10μm以下。
208.在此情况下，在重布线层1110中，配线图案1112可由2层构成。
209.由此，减少半导体封装件1100的整体厚度，从而，可实现小型化。其中，在配线图案1112中，可在与半导体芯片1121及无源器件1122相对应的位置设置凸点下金属层。上述凸点下金属层用于与半导体芯片1121及无源器件1122相连接。
210.其中，形成第一层的绝缘层1111及配线图案1112的厚度可以为0.1～30μm。优选为1μm至15μm。除第一层之外的其他配线图案的厚度可以为0.1μm至30μm，优选为1μm至15μm。
211.在第一层中省略上述凸点下金属层，且可使上述凸点下金属层厚于其他层，使得第一层的配线图案1112同时起到凸点下金属层的作用。
212.同时，各个层的配线图案1112的厚度可互不相同。如一例，安装有无源器件1122及半导体芯片1121的侧的配线图案1112的厚度可厚于设置于其下侧的配线图案1112的厚度。并且，设置有外部连接端子1130的侧的配线图案1112可形成为较厚。
213.即，配线图案1112的作为底层的第一层的配线图案和顶层的配线图案可厚于底层与顶层之间的其他配线图案。
214.凸点下金属层1113可在重布线层1110的下部面露出。凸点下金属层1113用于使外部连接端子1130与重布线层1110相连接。凸点下金属层1113可通过沉积或溅射方式形成。在此情况下，凸点下金属层1113可由cr/cr-cu/cu、ti-w/cu或al/ni-v/cu形成。
215.另一方面，重布线层1110可由多个层形成。即，在重布线层1110中，根据半导体芯片1121、1123的种类及数量，绝缘层1111及配线图案1112可由多个层形成。
216.半导体芯片1121、1123可包括数字芯片或模拟芯片。并且，半导体芯片1121、1123可包括如系统大规模集成的逻辑芯片或存储器芯片。其中，半导体芯片1121可以为模拟半导体芯片，半导体芯片1123可以为数字半导体芯片。但并不限定于此，半导体芯片1121还可以为数字半导体芯片，半导体芯片1123还可以为模拟半导体芯片。
217.半导体芯片1123可设置于重布线层1110的下部中的未形成外部连接端子1130的区域。在此情况下，可在半导体芯片1123与重布线层1110之间设置底部填充层1125。底部填充层1125可设置于半导体芯片1123的下部来包围焊料1124。
218.无源器件1122可以为用于驱动半导体芯片1121、1123或辅助半导体芯片1121、1123的功能的器件。无源器件1122可包括电阻器、电容器以及线圈。并且，无源器件1122可以为集成无源器件。其中，无源器件1122可以为平衡-不平衡转换器、滤波器、耦合器以及双
工器中的一个，但并不限定于此。
219.在此情况下，半导体芯片1121与无源器件1122之间的间隔可以为10～200μm。优选地，半导体芯片1121与无源器件1122之间的间隔可以为75～150μm。半导体芯片1121及无源器件1122可通过焊料1124安装在重布线层1110。
220.外部连接端子1130可以为用于半导体封装件1100的信号输入或信号输出的端子。即，外部连接端子1130可以为用于将半导体封装件1100安装在印制电路板等的板上的连接端子。
221.外部连接端子1130可形成于凸点下金属层1113的下部面。因此，外部连接端子1130可通过凸点下金属层1113及配线图案1112与半导体芯片1121、1123或无源器件1122电连接。
222.外部连接端子1130可包括焊料凸点。其中，外部连接端子1130可包含sn、au、ag、ni、in、bi、sb、cu、zn、pb或它们的组合等，但并不限定于此。如一例，焊料可由锡-银-铜类形成。在此情况下，焊料凸点可呈球形状。
223.模具1140可设置于重布线层1110的上部来覆盖多个半导体芯片1121、1123及多个无源器件1122。其中，模具1140可由环氧树脂形成。在此情况下，模具1140可通过真空印刷封装系统形成。
224.图18为本实用新型第一变形例的单一重布线层半导体封装件的剖视图。
225.相比于图17的半导体封装件1100，第一变形例的半导体封装件1100-1具有如下的结构，即，配线图案1112除一部分之外不向外部露出，在露出一部分的配线图案1112上安装半导体芯片1121及无源器件1122。除此之外的结构与图17的半导体封装件1100相同，因此，将省略具体说明。
226.在此情况下，半导体封装件1100-1可使追加的绝缘层1111a覆盖设置于上侧的配线图案1112。其中，半导体芯片1121及无源器件1122可安装在去除绝缘层1111a的配线图案1112上。即，绝缘层1111a覆盖除与半导体芯片1121及无源器件1122相应的位置之外的设置于上侧的配线图案1112。
227.如上所述的重布线层1110可以为嵌入式跟踪基板。由此，在重布线层1110中，安装有无源器件1122及半导体芯片1121的上方的配线图案1112不向外部露出，没有与空气面相接触的部分，使得外部电阻最小化，从而，可体现高速信号及射频跟踪功能。
228.图19为本实用新型第二变形例的具有单一重布线层的半导体封装件的剖视图。
229.相比于图17的半导体封装件1100，第二变形例的半导体封装件1100-2具有屏蔽层1150沿着模具1140的外部面设置的结构。除此之外的结构与图1的半导体封装件1100相同，因此，将省略具体说明。
230.其中，以第二变形例的半导体封装件1100-2基于图17的半导体封装件1100为例图示并说明，但并不限定于此，还可适用于其他变形例的半导体封装件。
231.更具体地，屏蔽层1150可延伸至重布线层1110的侧面为止。屏蔽层1150可具有电磁干扰屏蔽功能。
232.如一例，屏蔽层1150可由能够屏蔽电磁波的金属材料形成。如另一例，屏蔽层1150可由能够吸收特定电磁波的材料形成。例如，屏蔽层1150可由铁氧体形成。
233.在此情况下，屏蔽层1150可通过利用金属晶种的溅射工序形成。选择性地，屏蔽层
1150还可通过利用金属罐的smt工艺形成。并且，可通过如铁氧体的电磁波吸收材料构成模具1140来省略屏蔽层1150。
234.图20为本实用新型第三变形例的具有单一重布线层的半导体封装件的剖视图。
235.相比于图17的半导体封装件1100，第三变形例的半导体封装件1100-3具有如下的结构，即，对露出在外部的配线图案1112上进行黑化处理后，在配线图案1112上安装半导体芯片1121及无源器件1122。除此之外的结构与图17的半导体封装件1100相同，因此，将省略具体说明。
236.其中，以第三变形例的半导体封装件1100-3基于图17的半导体封装件1100为例图示并说明，但并不限定于此，还可适用于其他变形例的半导体封装件。
237.更具体地，重布线层1110包括绝缘层1111、配线图案1112以及凸点下金属层1113，上侧配线图案1112可向绝缘层1111的上侧露出。
238.在此情况下，在第三变形例的半导体封装件100-3中，可在所露出的配线图案1112上设置氧化层1114。其中，氧化层1114可通过黑化处理来形成。在配线图案1112由cu形成的情况下，通过黑化处理生成的氧化层1114可包含如cuo、cu2o等的氧化铜。可在无源器件1122与半导体芯片1121通过焊料1124相连接的部分去除如上所述的氧化层1114。
239.即，半导体封装件1100-3可具有如下的结构，即，通过黑化处理在配线图案1112上形成氧化层1114，上述配线图案1112代替设置于重布线层1110所包括的顶层的绝缘层1111而露出。
240.由此，无源器件1122或半导体芯片1121可直接安装在所露出的配线图案1112上。在此情况下，无源器件1122及半导体芯片1121可通过焊接安装在配线图案1112上。
241.如上所述，从重布线层1110去除顶层绝缘层，相比于形成绝缘层，半导体封装件1100-3可节减费用并简化工序。同时，相比于如图17的半导体封装件1100中露出配线图案的结构，可维持可靠性及耐久性。
242.图21为本实用新型第四变形例的具有单一重布线层的半导体封装件的剖视图。
243.相比于第三变形例的半导体封装件1100-3，第四变形例的半导体封装件1100-4具有外部连接端子1130形成于配线图案1112上的结构。除此之外的结构与第三变形例的半导体封装件1100-3相同，因此，将省略具体说明。
244.其中，以第四变形例的半导体封装件1100-4基于第三变形例的半导体封装件1100-3为例图示并说明，但并不限定于此，还可适用于图17及其他变形例的半导体封装件。
245.更具体地，半导体封装件1100-4可包括省略底层绝缘层1111的重布线层1110。即，重布线层1110包括绝缘层1111以及配线图案1112，下侧配线图案1112的一部分可向绝缘层1111的下侧露出。
246.在此情况下，在第四变形例的半导体封装件1100-4中，在配线图案1112中除与外部连接端子1130相连接的部分之外可设置氧化层1114。其中，氧化层1114可通过黑化处理形成。
247.如上所述，半导体封装件1100-4可具有利用配线图案1112的同时连接焊料凸点的结构。
248.由此，半导体封装件1100-4可节减费用并简化工序。
249.选择性地，在第四变形例的半导体封装件1100-4中，在配线图案1112中与外部连
接端子1130相连接的部分可设置凸点下金属层。其中，凸点下金属层可由ni/au形成。由此，可提高外部连接端子1130的结合性及导电性。如上所述的凸点下金属层还可适用于其他变形例的半导体封装件。
250.图22为本实用新型第五变形例的具有单一重布线层的半导体封装件的剖视图。
251.相比于第三变形例的半导体封装件1100-3，第五变形例的半导体封装件1100-5具有屏蔽层1150沿着模具1140的外部面设置的结构。除此之外的结构与第三变形例的半导体封装件1100-3相同，因此，将省略具体说明。
252.更具体地，屏蔽层1150可延伸至重布线层1110的侧面为止。屏蔽层1150可具有电磁干扰屏蔽功能。
253.如一例，屏蔽层1150可由能够屏蔽电磁波的金属材料形成。如另一例，屏蔽层1150可由能够吸收特定电磁波的材料形成。例如，屏蔽层1150可由铁氧体形成。
254.在此情况下，屏蔽层1150可通过利用金属晶种的溅射工序形成。选择性地，屏蔽层1150还可通过利用金属罐的smt工艺形成。并且，可由如铁氧体的电磁波吸收材料构成模具1140，由此，可省略屏蔽层1150。
255.图23为本实用新型第六变形例的具有单一重布线层的半导体封装件的剖视图。
256.相比于第二变形例的半导体封装件1100-2，第六变形例的半导体封装件1100-6具有屏蔽层1150与重布线层1110的侧壁接地线1112’接地的结构。除此之外的结构与第二变形例的半导体封装件1100-2相同，因此，将省略具体说明。
257.其中，以第六变形例的半导体封装件1100-6基于第二变形例的半导体封装件1100-2为例图示并说明，但并不限定于此，还可适用于其他变形例的半导体封装件。
258.更具体地，配线图案1112可包括接地线1112’，上述接地线1112’延伸形成来与屏蔽层1150相连接。
259.图24为本实用新型第七变形例的具有单一重布线层的半导体封装件的剖视图。
260.相比于图17的半导体封装件1100，第七变形例的半导体封装件1100-7具有在模具1140的上部面设置涂层1160的结构。除此之外的结构与图18的半导体封装件1100-1相同，因此，将省略具体说明。
261.其中，以第七变形例的半导体封装件1100-7基于图18的半导体封装件1100-1为例图示并说明，但并不限定于此，还可适用于其他变形例的半导体封装件。
262.更具体地，涂层1160可由聚酰亚胺形成。
263.由此，第七变形例的半导体封装件1100-7能够以减少重布线的增加引起的基板的翘曲的方式进行控制，由此，可改善制备工序上的基板的处理。
264.图25为本实用新型第八变形例的具有单一重布线层的半导体封装件的剖视图。
265.相比于第七变形例的半导体封装件1100-7，第八变形例的半导体封装件1100-8具有屏蔽层1150沿着模具1140的外部面及涂层1160的上部面设置的结构。除此之外的结构与第七变形例的半导体封装件1100-7相同，因此，将省略具体说明。
266.其中，以第八变形例的半导体封装件1100-8基于第七变形例的半导体封装件1100-7为例图示并说明，但并不限定于此，还可适用于其他变形例的半导体封装件。
267.更具体地，屏蔽层1150覆盖涂层1160，可延伸至重布线层1110的侧面为止。屏蔽层1150可具有电磁干扰屏蔽功能。
268.如一例，屏蔽层1150可由能够屏蔽电磁波的金属材料形成。如另一例，屏蔽层1150可由能够吸收特定电磁波的材料形成。例如，屏蔽层1150可由铁氧体形成。
269.在此情况下，屏蔽层1150可通过利用金属晶种的溅射工序形成。选择性地，屏蔽层1150还可通过利用金属罐的smt工艺形成。
270.当制备时，在模具1140上涂敷涂层1160的状态下，执行基板的翘曲控制后，可形成屏蔽层1150。
271.由此，第八变形例的半导体封装件1100-8以减少重布线的增加引起的基板的翘曲的方式进行控制，由此，可改善制备工序上的基板的处理。
272.图26为用于说明本实用新型一实施例的半导体封装件的制备工序的图。其中，以第二变形例的半导体封装件1100-2为基准说明制备工序。
273.本实用新型一实施例的半导体封装件的制备工序可通过扇出型晶圆级封装(fowlp；fan-out wafer level package)的chip-fist/face-up方式执行。
274.首先，在载体基板10上以嵌入式跟踪基板结构形成重布线层1110(参照图26的(a)部分)。在此情况下，绝缘层1111及配线图案1112可由2层构成。并且，可使配线图案1112的一部分露出。
275.半导体芯片1121及无源器件1122通过smt工艺安装在重布线层1110上(参照图26的(b)部分)。半导体芯片1121及无源器件1122可通过焊料1124安装在所露出的配线图案1112上。
276.在重布线层1110的上侧形成模具1140，由此，覆盖半导体芯片1121及无源器件1122(参照图26的(c)部分)。在此情况下，可通过真空印刷封装系统形成模具1140。
277.在去除载体基板10并使重布线层1110旋转的状态下，形成凸点下金属层1113(参照图26的(d)部分)。在此情况下，凸点下金属层1113可通过沉积或溅射形成于重布线层1110的一面(附图上的上面)。
278.在凸点下金属层1113上形成外部连接端子1130(参照图26的(e)部分)。在此情况下，在外部连接端子1130中，锡-银-铜累的焊料凸点可呈球形状。
279.选择性地，形成焊料凸点后，沉积非感光性绝缘膜后，使其平坦化(grinding)。由此，可使重布线层1110不向外部突出，从而可提高产品的可靠性。
280.半导体芯片1123通过smt工艺安装在未形成外部连接端子130的区域(参照图26的(f)部分)。半导体芯片1123可通过焊料1124安装在凸点下金属层1113上。
281.底部填充层1125形成于半导体芯片1123与重布线层1110之间(参照图26的(g)部分)。在此情况下，底部填充层1125可形成于半导体芯片1123的下部来包围焊料1124。
282.在使重布线层1110旋转的状态下，沿着模具1140的外部面形成屏蔽层1150(参照图26的(h)部分)。在此情况下，屏蔽层1150可通过利用金属片的溅射工序形成。如另一例，屏蔽层1150可通过利用金属罐的smt工艺形成。
283.以上，说明了本实用新型的一实施例，本实用新型的思想并不局限于在本说明书中公开的实施例，理解本实用新型的思想的普通技术人员可在相同的思想范围内通过结构要素的附加、变更、删除、追加等容易提出其他实施例，这也包含在本实用新型的思想范围内。