一种半导体器件的保护装置及保护方法与流程

1.本发明属于半导体技术领域，特别涉及一种半导体器件的保护装置及保护方法。


背景技术：

2.半导体器件在制作完成后，需要对其性能进行相关测试，例如电迁移测试和金属介质层时间相关介质击穿测试，以确定制程的可靠性。一般需要封装后进行测试，涉及到封装必然会对晶圆进行切割。在半导体技术进入90nm节点后，后段所使用的高介电常数介质被低介电常数材料替代，低介电常数材料对应力比较敏感，在切割晶圆时对所需测试的半导体器件产生影响，不能正确地评估制程可靠性。


技术实现要素：

3.本发明的目的在于提供一种半导体器件的保护装置及保护方法，通过本发明提供的一种半导体器件的保护装置及保护方法，可以减少半导体器件的应力损伤，且减少封装切割后半导体器件的完整性，提高评估的可靠性。
4.为解决上述技术问题，本发明是通过以下技术方案实现的：本发明提供一种半导体器件的保护装置，其至少包括：第一阻挡环，环绕所述半导体器件，且所述半导体器件位于所述第一阻挡环的中心位置；第二阻挡环，同心环绕所述第一阻挡环，且所述第一阻挡环和所述第二阻挡环之间通过介质隔离；第一测试电路，两端与所述第一阻挡环电性连接；以及第二测试电路，两端与所述第二阻挡环电性连接。
5.在本发明一实施例中，所述第一阻挡环包括多层金属层，且所述多层金属层之间通过第一导电插塞连接。
6.在本发明一实施例中，所述第二阻挡环包括多层金属层，且所述多层金属层之间通过第二导电插塞连接，所述第一导电插塞和所述第二导电插塞交错排列。
7.在本发明一实施例中，所述保护装置包括第三阻挡环，且所述第三阻挡环同心环绕所述第二阻挡环，且所述第二阻挡环和所述第三阻挡环之间通过介质隔离。
8.在本发明一实施例中，所述第三阻挡环包括多层金属层，所述多层金属层之间通过第三导电插塞连接，且所述第三导电插塞连接与所述第一导电插塞平行设置。
9.在本发明一实施例中，所述保护装置包括多个阻挡环，且所述多个阻挡环依次同心环绕所述第三阻挡环，且所述阻挡环之间通过介质隔离。
10.在本发明一实施例中，所述第一测试电路包括第一金属焊点和第一金属线，且所述第一金属线设置在所述金属层中。
11.在本发明一实施例中，所述第二测试电路包括第二金属焊点和第二金属线，且所述第二金属线与所述第一金属线设置在不同所述金属层中。
12.本发明还提供的一种半导体结构，包括：半导体器件；以及保护装置，环绕所述半导体器件设置，且所述保护装置包括：第一阻挡环，环绕所述半导体器件；第二阻挡环，环绕所述第一阻挡环，且所述第一阻挡环和所述第二阻挡环之间通过介质隔离；第一测试电路，两端与所述第一阻挡环电性连接；第二测试电路，两端与所述第二阻挡电性环连接。
13.本发明提供的一种半导体器件的保护方法，包括以下步骤：在所述半导体器件外设置第一阻挡环，且第一阻挡环环绕所述半导体器件；在所述第一阻挡环外设置第二阻挡环，且所述第二阻挡环环绕所述第一阻挡环，所述第二阻挡环和所述第一阻挡环之间通过介质隔离；在所述第一阻挡环外设置第一测试电路，且所述第一测试电路两端电性连接所述第一阻挡环；在所述第二阻挡环外设置第二测试电路，且所述第二测试电路两端电性连接所述第二阻挡环；以及在所述第一测试电路和所述第二测试电路施加不同电压，测试所述介质的击穿电压，以确认所述半导体器件是否完好。
14.本发明提供的一种半导体器件的保护装置及保护方法，通过在半导体器件外设置多个环绕的阻挡环，可以减少应力对半导体器件的损伤。通过设置阻挡环包括多层金属层，多层金属层通过介质层隔离，且介质层上设置通孔，形成导电插塞，以连接多层金属层。通过奇偶层阻挡环上的导电插塞交错排列，多层阻挡环形成金属墙，可有效分散和降低切割应力。通过将第一测试电路和第二测试电路设置在不同阻挡环上，且设置于不同金属层上，测试电路之间绝缘性良好，且第一阻挡环和第二阻挡环及其间介质形成一个电容，对第一测试电路和第二测试电路施加梯度电压，测量介质的击穿电压，从而确定半导体器件的完好。综上所述，通过本发明提供一种半导体器件的保护装置及保护方法，可保护半导体器件不受封装及切割应力的损伤，以提高制程评估的可靠性。
15.当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
16.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1为一实施例中保护装置示意图。
18.图2为图1沿a-a方向的剖面图。
19.图3为图1沿b-b方向的剖面图。
20.图4为图1沿c方向的剖面图。
21.图5为一实施例中第一测试电路示意图。
22.图6为一实施例中第二测试电路示意图。
23.图7为图5沿d方向的剖面图。
24.图8为图6沿e方向的剖面图。
25.图9为图5沿d方向的另一剖面图。
26.图10为图6沿e方向的另一剖面图。
27.标号说明：1半导体器件；2第一测试电路；3第二测试电路；4第一阻挡环；5第二阻挡环；6第三阻挡环；7第一金属焊点；8第一金属线；9第二金属焊点；10第二金属线；11第三金属焊点；12第四金属焊点；13通孔；14介质；15第一介质层；16第一金属层；17第二介质层；18第一开口；19第二开口；41第一层金属；51第一层金属；61第一层金属；62第二层金属；63第三层金属；64第四层金属；65第五层金属；6n中间金属层；6n-1金属层。
具体实施方式
28.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
29.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
30.在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
31.请参阅图1所示，在进行评估制程的可靠性时，需要将半导体器件1封装后进行切割，在进行性能测试。但在封装切割过程中，半导体器件1易受到应力损伤，其测量结果出现偏差，对评估制程的可靠性影响较大，导致评估的可信度下降。
32.请参阅图1所示，在本发明一实施例中，在半导体器件1外设置至少两个阻挡环，以减少切割应力对半导体器件1的影响，且在阻挡环上分别设置测试电路，在测试电路上施加不同电压，以判断半导体器件1是否完好。
33.请参阅图1所示，在本发明一实施例中，在半导体器件1外环绕多个阻挡环，例如以三个阻挡环为例进行阐述。其中，由半导体器件1向外依次设置有第一阻挡环4、第二阻挡环5和第三阻挡环6，且半导体器件1位于第一阻挡环4的中心。本发明并不限制阻挡环的形状，但要确保阻挡环的对应边平行，例如多个阻挡环可设置成同心圆形、同心椭圆形或同心矩形等，在本实施例中，多个阻挡环设置为同心矩形。其中，在第一阻挡环4外设置第一测试电路2，在第二阻挡环5外设置第二测试电路3，通过在第一测试电路2和第二测试电路3上施加不同电压，测试第一阻挡环4和第二阻挡环5之间介质14的击穿电压。若击穿电压较高，则说
mechanical polishing，cmp）等工艺，对第一金属层16进行磨平，且保证第一金属层16和第一介质层15的高度一致。之后在第一金属层16和第一介质层15上形成第二介质层17，在a-a方向上，在位于第一层金属41以及第一层金属61上的第二介质层17中形成通孔13。在本实施例中，通孔13例如呈棱台型设置，在其他实施例中，也可设置成其他形状。在通孔13内沉积金属材料，以形成第一导电插塞20和第三导电插塞22。再重复第一介质层15及金属层和第二介质层17及导电插塞的制作过程，可制备由多层金属层组成的阻挡环，且由半导体器件1向外位于奇数层的阻挡环上导电插塞的位置相对应。
38.请参阅图1和图3所示，在本发明一实施例中，图3为图1在b-b方向的剖视图，在第一介质层15和第一金属层16制作完成后，在第一金属层16和第一介质层15上形成第二介质层17。在b-b方向上，在位于第一层金属51的第二介质层17中形成通孔13，在通孔13内沉积金属材料，以形成第二导电插塞21。再重复第一介质层15及金属层和第二介质层17及第二导电插塞21的制作过程，可制备由多层金属层组成的阻挡环，且由半导体器件1向外位于偶数层的阻挡环上导电插塞的位置相对应。通过对阻挡环的设置，且阻挡环之间的导电插塞交错设置，则由半导体器件1的外部向内，形成金属墙，能够分散和阻挡应力，从而在切割晶圆时，减少应力对半导体器件1的影响，确保半导体器件1不被切割应力损伤。
39.请参阅图1和图4所示，在本发明一实施例中，图4为图1在c方向的剖视图，第一阻挡环4和第二阻挡环5沿通孔平行设置方向的剖视图和第三阻挡环6沿c方向的剖视图相似，这里不多做阐述。第三阻挡环6包括多层平行设置的金属层，金属层之间设置有介质14，介质14上设置有等距排列的通孔13，通孔13内沉积金属物质，以形成第三导电插塞22，通过第三导电插塞22，将不同金属层连接起来。阻挡环的结构简单，且与半导体器件1同步制作，工艺简单，操作方便，能够阻挡切割应力对半导体器件1的损伤。
40.请参阅图1和图5所示，在本发明一实施例中，在阻挡层的一金属层中，在第二阻挡环5和第三阻挡环6上对称设置第一开口18，以连接第一阻挡环4和第一测试电路2。其中，第一测试电路2包括第一金属焊点7和第一金属线8，且第一金属线8通过第一开口18电性连接第一阻挡环4。
41.请参阅图1和图6所示，在本发明一实施例中，在阻挡层的另一金属层中，在第三阻挡环6上的对称设置第二开口19，以连接第二阻挡环5和第二测试电路3。其中，第二测试电路3包括第二金属焊点9和第二金属线10，且第二金属线10通过第二开口19电性连接第二阻挡环5。通过在阻挡层的不同金属层中设置测试电路，保证测试电路之间不连通，可分别对测试电路施加不同电压。
42.请参阅图5和图7所示，在本发明一实施例中，图7为图5沿d方向的剖视图。在本发明中，为保证测试电路设置在不同金属层以及形成阻挡效果较好的阻挡环，每一阻挡环至少设置四层金属层。在本实施例中，以五层金属层为例进行阐述。其中，第三阻挡层包括依次设置的阻挡层第一层金属61、第二层金属62、第三层金属63、第四层金属64以及第五层金属65，且第一层金属61的厚度例如为0.15~0.2μm，具体例如为0.15μm，第二层金属62的厚度例如为0.16~0.22μm，具体例如为0.18μm，第三层金属63的厚度例如为0.16~0.22μm，具体例如为0.18μm，第四金属64的厚度例如为0.16~0.22μm，具体例如为0.18μm，第五层金属65的厚度例如为0.3~0.5μm，具体例如为0.35μm。在其他实施例中，各层金属层的厚度可根据要求进行调整。
43.请参阅图5至图8所示，在本发明一实施例中，第一开口18设置在第三层金属63上，且第一开口18暴露出第一阻挡环4，第一开口18的四周被介质14围绕。在第一开口18内设置第一金属线8，第一金属线8通过相对的两个第一开口18，围绕第三阻挡环6，将第一阻挡环4的两端与第一金属焊点7电性连接，且第一金属线8与第三阻挡环6之间也设置有介质14。第二开口19设置在第二层金属62上，且第二开口19暴露出第二阻挡环5，第二开口19的四周同样设置有介质14。在第二开口19内设置第二金属线10，第二金属线10通过相对的两个第二开口19，围绕第三阻挡环6，将第二阻挡环5的两端与第二金属焊点9电性连接，且第二金属线10与第三阻挡环6之间也设置有介质14。
44.请参阅图5至图8所示，在本发明一实施例中，通过在第一阻挡环4外设置第一测试电路2，在第二阻挡环5上设置第二测试电路3，同时，第一阻挡环4和第二阻挡环5之间设置介质14，则第一阻挡环4、第二阻挡环5以及设置在第一阻挡环4和第二阻挡环5之间的介质14构成一电容，第一阻挡环4和第二阻挡环5为电容的电极板。在第一测试电路2和第二测试电路3施加阶梯电压，监测泄漏电流的变化，当漏电流发生急剧变化时，此时施加的电压为电容的击穿电压。通过测试其击穿电压，且介质14对缺陷较为敏感，因此，通过对半导体器件1在封装以及切割前后的击穿电压，可以准确评估切割应力是否对其产生影响。
45.请参阅图9至图10所示，在本发明一实施例中，当金属层包括多层金属时，第一开口18和第二开口19可根据具体制作过程，设置在不同金属层。例如，当第一开口18设置在中间金属层6n上时，第二开口19可以是设置在除中间金属层6n的任一金属层，例如设置在靠近中间金属层6n的金属层6n-1，确保第一开口18和第二开口19不在同一层即可。
46.以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。