延迟锁相回路及其相位锁定方法与流程

1.本发明涉及一种延迟锁相回路及其相位锁定方法，尤其涉及一种应用于内存芯片的延迟锁相回路及其相位锁定方法。


背景技术：

2.随着时代的演进，未来的动态随机存取内存的工作频率的频率将持续提升，因此可能会有大量电路会采用降频的方式进行控制，以提升芯片的表现度以及良率。对于动态随机存取内存中的延迟锁相回路(delay lock loop,dll)而言，采用降频控制也有助于提升其表现度。但由于延迟锁相回路的锁定机制的限制，而导致其中的延迟串(delay line)需要提供多余的延迟，因此所需要消耗的电流与锁定时间也随之增加，降低动态随机存取内存的工作效率。


技术实现要素：

3.本发明是针对一种延迟锁相回路及其相位锁定方法，可减低延迟串所需的延迟组件的数量，降低功率的消耗。
4.根据本发明的实施例，延迟锁相回路包括第一除频器、延迟串、倍频器、第二除频器、相位检测及控制电路以及设定信号产生器。第一除频器针对参考频率信号除频以产生除频参考频率信号。延迟串接收除频参考频率信号以及延迟控制信号，依据延迟控制信号对除频参考频率信号进行延迟以产生第一输出频率信号。倍频器对第一输出频率信号进行倍频以产生第二输出频率信号。第二除频器对第二输出频率信号除频以产生互补的第一反馈频率信号以及第二反馈频率信号，第二除频器并依据设定信号以选择第一反馈频率信号以及第二反馈频率信号的其中之一来产生选中反馈频率信号。相位检测及控制电路比较选中反馈频率信号以及除频参考频率信号的相位来产生延迟控制信号。设定信号产生器使第一反馈频率信号对除频参考频率信号取样以产生取样结果，并依据取样结果产生设定信号。
5.根据本发明的实施例，相位锁定方法包括：针对参考频率信号除频以产生除频参考频率信号；依据延迟控制信号对除频参考频率信号进行延迟以产生第一输出频率信号；对第一输出频率信号进行倍频以产生第二输出频率信号；对第二输出频率信号除频以产生互补的第一反馈频率信号以及第二反馈频率信号，第二除频器并依据设定信号以选择第一反馈频率信号以及第二反馈频率信号的其中之一来产生选中反馈频率信号；比较选中反馈频率信号以及除频参考频率信号的相位来产生延迟控制信号；以及，使第一反馈频率信号对除频参考频率信号取样以产生取样结果，并依据取样结果产生设定信号。
6.基于上述，本发明通过对使锁相回路的选中反馈频率信号对除频参考频率信号取样，并依据取样结果来选择互补的第一反馈频率信号以及第二反馈频率信号中，相位与除频参考频率信号较相近者，来与除频参考频率信号进行相位锁定的动作。如此一来，延迟锁相回路中延迟串所提供的延迟的量值可以减少，有效降低所需的功率消耗。并且，可以提升
相位锁定的速度，提升系统的效能。
附图说明
7.包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
8.图1出示本发明一实施例的延迟锁相回路的示意图；
9.图2出示本发明实施例的设定信号产生器的实施方式的示意图；
10.图3a以及图3b出示设定信号产生器的动作波形图；
11.图4出示本发明实施例的延迟锁相回路的锁定动作示意图；
12.图5a至图5c分别出示本发明不同实施方式的延迟锁相回路的锁定动作的波形图；
13.图6出示本发明另一实施例的延迟锁相回路的示意图；
14.图7出示本发明一实施例的相位锁定方法的流程图。
15.附图标号说明
16.100、600：延迟锁相回路；
17.110、140、610、640：除频器；
18.120、620：延迟串；
19.130、630：倍频器；
20.150、650：相位检测及控制电路；
21.151、651：相位检测器；
22.152、652：控制电路；
23.160、200、660：设定信号产生器；
24.670：频率信号接收器；
25.680：负载仿真电路；
26.an1：与门；
27.clk：频率端；
28.clk_dlla、clk_dll：输出频率信号；
29.clk_fb：输出频率信号；
30.clk_fb_div：第一反馈频率信号；
31.clk_fb_div_n：第二反馈频率信号；
32.clk_ref：参考频率信号；
33.clk_ref_div：除频参考频率信号；
34.d：数据端；
35.clk_ref_div1：参考信号；
36.dlc：延迟控制信号；
37.dll_reset：延迟锁相回路重置信号；
38.ff1：正反器；
39.q：输出端；
40.reset：重置信号；
41.rst_n：重置端；
42.s410～s470：锁定动作步骤；
43.s710～s760：相位锁定步骤；
44.set：设定信号；
45.sel_clk_fb：选中反馈频率信号；
46.t1～t3：时间点；
47.up、dn：检测结果；
48.vclk：输入频率信号。
具体实施方式
49.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
50.请参照图1，图1示出本发明一实施例的延迟锁相回路的示意图。延迟锁相回路100包括除频器110、140、延迟串120、倍频器130、相位检测及控制电路150以及设定信号产生器160。除频器110接收参考频率信号clk_ref，并针对参考频率信号clk_ref进行除频以产生除频参考频率信号clk_ref_div。延迟串120耦接至除频器110，并接收除频参考频率信号clk_ref_div。延迟串120依据延迟控制信号dlc以提供一延迟量值，以针对除频参考频率信号clk_ref_div进行延迟，以产生输出频率信号clk_dlla。倍频器130耦接至延迟串120，接收并针对第一输出频率信号clk_dlla进行倍频动作，并产生另一输出频率信号clk_dll。其中输出频率信号clk_dll的频率可以为第一输出频率信号clk_dlla的任意实数倍。
51.另外，在本实施例中，除频器140可接收与第二输出频率信号clk_dll相同的输出频率信号clk_fb，并针对输出频率信号clk_fb进行除频，以产生选中反馈频率信号sel_clk_fb。在细节上，除频器140针对输出频率信号clk_fb进行除频以产生第一反馈频率信号clk_fb_div以及与第一反馈频率信号clk_fb_div相位互补的第二反馈频率信号clk_fb_div_n。其中，除频器140可针对输出频率信号clk_fb除频以产生第一反馈频率信号clk_fb_div，并通过反向第一反馈频率信号clk_fb_div来产生第二反馈频率信号clk_fb_div_n。并且，除频器140可依据设定信号set以选择第一反馈频率信号clk_fb_div以及第二反馈频率信号clk_fb_div_n的其中之一来产生选中反馈频率信号sel_clk_fb。
52.设定信号产生器160接收第一反馈频率信号clk_fb_div、除频参考频率信号clk_ref_div以及延迟锁相回路重置信号dll_reset。设定信号产生器160使第一反馈频率信号clk_fb_div对除频参考频率信号clk_ref_div进行取样以产生一取样结果，并依据所产生的取样结果来产生设定信号set，设定信号set被传送至除频器140。
53.在另一方面，相位检测及控制电路150耦接至除频器110以及140。相位检测及控制电路150包括相位检测器151以及控制电路152。相位检测器151接收选中反馈频率信号sel_clk_fb以及除频参考频率信号clk_ref_div。相位检测器151执行选中反馈频率信号sel_clk_fb以及除频参考频率信号clk_ref_div间的相位差的检测动作来产生检测结果up、dn。控制电路152耦接至相位检测器151，并依据用以指示选中反馈频率信号sel_clk_fb的相位超前或落后除频参考频率信号clk_ref_div的相位的检测结果up、dn，来产生延迟控制信号dlc。
54.在本实施例中，当选中反馈频率信号sel_clk_fb为第一反馈频率信号clk_fb_div
时，相位检测器151针对除频参考频率信号clk_ref_div以及第一反馈频率信号clk_fb_div进行相位对齐的动作。而在当选中反馈频率信号sel_clk_fb为第二反馈频率信号clk_fb_div_n时，相位检测器151针对除频参考频率信号clk_ref_div以及第二反馈频率信号clk_fb_div_n进行相位对齐的动作。
55.细节上，设定信号产生器160通过使第一反馈频率信号clk_fb_div对除频参考频率信号clk_ref_div进行取样来判断除频参考频率信号clk_ref_div的上升缘(或下降缘)是较为接近第一反馈频率信号clk_fb_div的上升缘(或下降缘)，还是较为接近第二反馈频率信号clk_fb_div_n的上升缘(或下降缘)，并据以产生设定信号set。而通过设定信号set，除频器140可以选择输出上升缘(或下降缘)较接近除频参考频率信号clk_ref_div的上升缘(或下降缘)的选中反馈频率信号sel_clk_fb以进行输出，并由相位检测器151执行与除频参考频率信号clk_ref_div间的相位差检测动作。这样一来，延迟串120不需要提供过大的延迟量值，可减低电流消耗并提升锁定的速度。
56.请参照图2，图2示出本发明实施例的设定信号产生器的实施方式的示意图。设定信号产生器200包括正反器ff1以及与门an1。与门an1接收除频参考频率信号clk_ref_div以及延迟锁相回路重置信号dll_reset。与门an1在当延迟锁相回路重置信号dll_reset为高逻辑电平时，产生等于除频参考频率信号clk_ref_div的参考信号clk_ref_div1至正反器ff1的数据端d。相对的，在当延迟锁相回路重置信号dll_reset为低逻辑电平时，除频参考频率信号clk_ref_div被遮蔽而不提供至正反器ff1的数据端d。另外，正反器ff1的频率端clk接收第一反馈频率信号clk_fb_div，并依据第一反馈频率信号clk_fb_div的上升缘来针对参考信号clk_ref_div1进行取样动作。
57.设定信号产生器200并依据正反器ff1的输出端q获得的取样结果来产生设定信号set。在当第一反馈频率信号clk_fb_div的上升缘取样到除频参考频率信号clk_ref_div的高逻辑电平时，设定信号产生器200可产生为高逻辑电平的设定信号set，相对的，在当第一反馈频率信号clk_fb_div的上升缘取样到除频参考频率信号clk_ref_div的低逻辑电平时，设定信号产生器200则可产生为低逻辑电平的设定信号set。
58.附带一提的，正反器ff1为d型正反器。正反器ff1并具有重置端rst_n以接收重置信号reset。正反器ff1可依据为低逻辑电平的重置信号reset以重置设定信号set为低逻辑电平。
59.在此请参照图2、图3a以及图3b，其中图3a以及图3b示出设定信号产生器的动作波形图。在图3a中，当延迟锁相回路重置信号dll_reset为高逻辑电平时，参考信号clk_ref_div1与除频参考频率信号clk_ref_div相同具有一正脉波。而通过除频参考频率信号clk_ref_div的上升缘对参考信号clk_ref_div1进行取样，可以产生为高逻辑电平的设定信号set。
60.在图3b中，同样的当延迟锁相回路重置信号dll_reset为高逻辑电平时，参考信号clk_ref_div1与除频参考频率信号clk_ref_div相同具有一正脉波。而通过除频参考频率信号clk_ref_div的上升缘对参考信号clk_ref_div1进行取样，则可以产生为低逻辑电平的设定信号set。
61.请参照图4，图4示出本发明实施例的延迟锁相回路的锁定动作示意图。步骤s410进行开机；步骤s420中，针对延迟锁相回路执行重置动作。接着，依据除频参考频率信号以
针对第一反馈频率信号进行取样，并在步骤s430中判断第一反馈频率信号的高逻辑电平是否被除频参考频率信号的上升缘闩锁，当判断结果为是时，执行步骤s440；相对的，当判断结果为否时，执行步骤s45。
62.在步骤s440中，可设定第二反馈频率信号以与除频参考频率信号进行转态缘的相对齐动作，并在步骤s460开始延迟锁定回路(dll)的锁定动作。步骤s450则设定第一反馈频率信号以与除频参考频率信号进行转态缘的相对齐动作，再在步骤s460开始dll锁定动作。最后，在步骤s470完成dll锁定动作。
63.以下请参照图5a至图5c，图5a至图5c分别示出本发明不同实施方式的延迟锁相回路的锁定动作的波形图。在图5a中，参考频率信号clk_ref与输出频率信号clk_fb具有一相位差。而依据输出频率信号clk_fb进行除频可以产生第一反馈频率信号clk_fb_div以及第二反馈频率信号clk_fb_div_n。针对参考频率信号clk_ref进行除频则可以获得除频参考频率信号clk_ref_div。在时间点t1，通过第一反馈频率信号clk_fb_div的上升缘对除频参考频率信号clk_ref_div进行取样，可以闩锁到为高逻辑电平的除频参考频率信号clk_ref_div。因此，可选择第二反馈频率信号clk_fb_div_n以与除频参考频率信号clk_ref_div进行相位对齐的锁定动作。
64.在图5b中，在时间点t2，第一反馈频率信号clk_fb_div的上升缘洽对应至除频参考频率信号clk_ref_div的转态点，因此通过第一反馈频率信号clk_fb_div的上升缘对除频参考频率信号clk_ref_div进行取样，可能闩锁到为高逻辑电平的除频参考频率信号clk_ref_div，或为低逻辑电平的除频参考频率信号clk_ref_div。因此，可选择第一反馈频率信号clk_fb_div或第二反馈频率信号clk_fb_div_n以与除频参考频率信号clk_ref_div进行相位对齐的锁定动作。
65.在图5c中，在时间点t3，通过第一反馈频率信号clk_fb_div的上升缘对除频参考频率信号clk_ref_div进行取样，可能闩锁到为低逻辑电平的除频参考频率信号clk_ref_div。因此，可选择第一反馈频率信号clk_fb_div以与除频参考频率信号clk_ref_div进行相位对齐的锁定动作。
66.请参照图6，图6示出本发明另一实施例的延迟锁相回路的示意图。延迟锁相回路600包括除频器610、640、延迟串620、倍频器630、相位检测及控制电路650、设定信号产生器660、频率信号接收器670以及负载仿真电路680。相位检测及控制电路650包括相位检测器651以及控制电路652。与图1实施例不同，本实施例的延迟锁相回路600通过频率信号接收器670以接收输入频率信号vclk，并输出参考频率信号clk_ref。另外，本实施例的延迟锁相回路600的输出端耦接至负载仿真电路680，并使输出频率信号clk_dll通过负载仿真电路680以产生输出频率信号clk_fb。在此，负载仿真电路680用以仿真实际使用上延迟锁相回路600连接的负载，并使输出频率信号clk_fb可以反映实际使用上的频率信号的相位状态，提升延迟锁相回路600的准确度。
67.附带一提的，本实施例中，除频器610、640所提供的除频数可以是相同的，而倍频器630所提供的倍频数则可以与除频器610、640所提供的除频数相同。
68.更值得一提的，本发明实施例中，通过应用除频器610、640，可以消除在当参考频率信号clk_ref的责任周期(duty cycle)非为50-50的情况下，所可能造成的参考频率信号clk_ref的上升缘以及下降缘，无法同时分别与输出频率信号clk_fb对齐的现象。
69.关于硬件架构方面，本发明实施例中的除频器610、640、延迟串620、倍频器630、相位检测及控制电路650、频率信号接收器670以及负载仿真电路680均可应用延迟锁相回路领域中技术人员熟知的任意电路架构来实施，没有固定的限制。
70.接着请参照图7，图7示出本发明一实施例的相位锁定方法的流程图。其中，步骤s710中，针对参考频率信号除频以产生除频参考频率信号；步骤s720中，依据延迟控制信号对除频参考频率信号进行延迟以产生第一输出频率信号；步骤s730中，对第一输出频率信号进行倍频以产生第二输出频率信号；步骤s740中，则对第二输出频率信号除频以产生互补的第一反馈频率信号以及第二反馈频率信号，并依据设定信号以选择第一反馈频率信号以及第二反馈频率信号的其中之一来产生选中反馈频率信号；步骤s750中则比较选中反馈频率信号以及除频参考频率信号的相位来产生延迟控制信号；并且，在步骤s760中，使第一反馈频率信号对除频参考频率信号取样以产生取样结果，并依据取样结果产生设定信号。
71.关于上述步骤的实施细节，在前述的多个实施例以及实施方式已有详细的说明，在此恕不多赘述。
72.综上所述，本发明通过使第一反馈频率信号对除频参考频率信号取样以产生取样结果，并依据取样结果以选择互补的第一反馈频率信号以及第二反馈频率信号的其中之一来与除频参考频率信号进行相位锁定动作。可有效减低延迟串所需提供的延迟量值，降低电流消耗并加快锁定速度。
73.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。