具有垂直结构的存储器装置的制作方法

1.各个实施方式总体涉及半导体技术，并且更具体地涉及具有垂直结构的存储器装置。


背景技术：

2.存储器装置可以包括由根据存储在其中的数据而具有不同的状态的存储器单元组成的存储器单元阵列。可以通过字线和位线来访问存储器单元，并且存储器装置可以包括被配置为通过控制字线和位线来访问存储器单元的电路。另外，存储器装置可以包括被配置为执行诸如数据写入操作、读取操作和擦除操作之类的从外部请求的操作的电路。


技术实现要素：

3.各种实施方式涉及能够有助于提高存储器装置的集成度的措施。
4.在实施方式中，垂直型存储器装置可以包括：单元晶圆，其包括存储器单元阵列；以及外围晶圆，其包括行控制电路、列控制电路和外围电路并且在第一方向上层叠在单元晶圆上并接合到单元晶圆。外围晶圆可以包括：第一基板，其具有在第一方向上彼此背对的第一表面和第二表面；第一逻辑结构，其设置在第一基板的第一表面上，第一逻辑结构包括行控制电路和列控制电路；以及第二逻辑结构，其设置在第一基板的第二表面上，第二逻辑结构包括外围电路。行控制电路、列控制电路和外围电路控制存储器单元阵列。
5.在实施方式中，垂直型存储器装置可以包括：逻辑电路部件，其包括行控制电路、列控制电路和外围电路；以及单元部件，其在第一方向上层叠在逻辑电路部件上，并且包括存储器单元阵列。逻辑电路部件可以包括：基板，其具有在第一方向上彼此背对的第一表面和第二表面；第一逻辑电路部件，其设置在基板的第一表面上，并且包括行控制电路和列控制电路；以及第二逻辑电路部件，其设置在基板的第二表面上，并且包括外围电路。行控制电路、列控制电路和外围电路控制存储器单元阵列。
6.在实施方式中，垂直型存储器装置可以包括：单元晶圆，其包括存储器单元阵列；第一外围晶圆，其包括行控制电路和列控制电路；以及第二外围晶圆，其包括外围电路。第一外围晶圆和第二外围晶圆可以在第一方向上层叠在单元晶圆上。行控制电路、列控制电路和外围电路控制存储器单元阵列。
附图说明
7.图1是示意性地示出根据本公开的实施方式的存储器装置的表示的框图。
8.图2是示出图1所示的存储块的示例的表示的等效电路图。
9.图3是示出根据本公开的实施方式的存储器装置的示意性结构的表示的截面图。
10.图4a至图4d是示出根据本公开的实施方式的存储器装置的页缓冲器电路和行解码器的布局的表示的顶视图。
11.图5是图3的详细图。
12.图6是示出根据本公开的实施方式的存储器装置的示意性结构的表示的截面图。
13.图7是图6的详细图。
14.图8是示出根据本公开的实施方式的存储器装置的示意性结构的表示的截面图。
15.图9是图8的详细图。
16.图10是示意性地示出根据本公开的实施方式的包括存储器装置的存储器系统的表示的框图。
17.图11是示意性地示出根据本公开的实施方式的包括存储器装置的计算系统的表示的框图。
具体实施方式
18.本公开的优点和特征以及实现它们的方法将从本文下面的示例性实施方式的描述中变得显而易见并参照附图进行描述。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
19.因为描述本公开的实施方式的附图中给出的元件的图形、尺寸、比率、角度、数量仅是例示性的，所以本公开不限于所例示的内容。在整个说明书中，相似的附图标记指代相似的组件。在描述本公开时，当确定相关技术的详细描述可能使本公开的主旨或清楚性模糊时，将省略其详细描述。应当理解，除非另有明确说明，否则说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的装置。在提及单数名词时使用不定冠词或定冠词(例如，“一个”、“一”或“该”)的情况下，除非另有明确说明，否则冠词可以包括名词的复数形式。
20.在解释本公开的实施方式中的元件时，即使在没有明确陈述的情况下，也应将它们解释为包括误差容限。
21.此外，在描述本公开的组件时，可以使用诸如第一、第二、a、b、(a)和(b)之类的术语。这些仅是为了将一个组件与另一组件区分开的目的并且不限制组件的实质、顺序、次序或数量。此外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一个组件区分开。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
22.如果一组件被描述为“连接”、“联接”或“链接”到另一组件，则这可以意味着组件不仅直接地“连接”、“联接”或“链接”而且还经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件b上的元件a”、“元件b上方的元件a”、“元件b下方的元件a”和“元件b旁边的元件a”，除非明确使用术语“直接地”或“紧邻地”，否则一个或更多个其它元件可以被设置在元件a和元件b之间。
23.本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作都是可能的。可以单独地或组合地实践各种示例性实施方式。
24.在下文中，将参照附图详细描述本公开的实施方式的各种示例。
25.图1是示意性地示出根据本公开的实施方式的存储器装置的表示的框图。
26.参照图1，根据本公开的实施方式的存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(x-dec)121、页缓冲器电路122和外围电路
(peri电路)123。
27.存储器单元阵列110可以包括多个存储块blk。多个存储块blk中的每一个可以包括多个存储器单元。存储块blk可以通过多条字线wl联接到行解码器121。存储器单元阵列110可以通过多条位线bl联接到页缓冲器电路122。
28.响应于从外围电路(peri电路)123提供的行地址x_a，行解码器(x-dec)121可以选择包括在存储器单元阵列110中的存储块blk当中的任何一个。行解码器(x-dec)121可以将从外围电路(peri电路)123提供的操作电压x_v传送到与从包括在存储器单元阵列110中的存储块blk当中选择的存储块blk联接的字线wl。
29.尽管未示出，但是行解码器(x-dec)121可以包括通过晶体管电路和块开关电路。通过晶体管电路可以包括多个通过晶体管组。多个通过晶体管组可以分别联接到多个存储块blk。每个通过晶体管组可以通过多条字线wl联接到相应存储块blk。响应于从外围电路(peri电路)123接收的行地址x_a，块开关电路可以选择包括在通过晶体管电路中的通过晶体管组之一。块开关电路可以包括分别联接到通过晶体管组的多个块开关。当从外围电路(peri电路)123接收到行地址x_a时，可以响应于接收到的行地址x_a来激活块开关中的任何一个。经激活的块开关可以将从外围电路(peri电路)123提供的信号传送到相应的通过晶体管组。由块开关电路选择的(即，被提供有来自块开关电路的信号)的通过晶体管组可以将操作电压x_v传送到与相应存储块blk联接的字线wl。
30.页缓冲器电路122可以包括分别联接到位线bl的多个页缓冲器pb。页缓冲器pb可以从外围电路(peri电路)123接收页缓冲器控制信号pb_c，并且可以向外围电路(peri电路)123发送数据信号data并且从外围电路(peri电路)123接收数据信号data。页缓冲器pb可以响应于页缓冲器控制信号pb_c来控制位线bl。例如，页缓冲器pb可以通过响应于页缓冲器控制信号pb_c感测位线bl的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可以根据经检测的数据将数据信号data发送到外围电路(peri电路)123。页缓冲器pb可以响应于页缓冲器控制信号pb_c，基于从外围电路(peri电路)123接收的数据信号data将信号施加到位线bl，并且由此可以将数据写入到存储器单元阵列110的存储器单元中。页缓冲器pb可以将数据写入联接到经激活的字线wl的存储器单元中或者从联接到经激活的字线wl的存储器单元中读取数据。
31.外围电路(peri电路)123可以从存储器装置100外部的装置(例如，存储器控制器)接收命令信号cmd、地址信号add和控制信号ctrl，并且可以向存储器装置100外部的装置发送数据data和从存储器装置100外部的装置接收数据data。外围电路(peri电路)123可以基于命令信号cmd、地址信号add和控制信号ctrl而输出用于将数据写入到存储器单元阵列110中或从存储器单元阵列110读取数据的信号，例如，行地址x_a、页缓冲器控制信号pb_c等。外围电路(peri电路)123可以生成存储器装置100中所需的包括操作电压x_v的各种电压。
32.随着存储器装置100的集成度增加并且其操作速度增加，需要减少在将来自行解码器(x-dec)121的操作电压传送到字线wl的过程中导致的延迟时间。为此，行解码器(x-dec)121可以被设置为具有在字线wl被布置的方向上延伸的形状，并且可以在字线wl被布置的方向上具有与存储器单元阵列110基本相同或相似的长度。
33.随着存储器装置100的集成度增加并且其操作速度增加，需要减少由页缓冲器电
路122施加到位线bl的信号或通过位线bl提供给页缓冲器电路122的信号的延迟时间。为此，页缓冲器电路122可以被设置为具有在位线bl被布置的方向上延伸的形状，并且可以在位线bl被布置的方向上具有与存储器单元阵列110基本相同或相似的长度。
34.随着安装有存储器装置100的电子产品的尺寸减小，不断地要求减小存储器装置100的尺寸。随着由于对高容量的需求而导致字线wl的数量增加，行解码器121的通过晶体管的数量也增加。在考虑中，通过晶体管在字线wl的延伸方向上被设置为多列。由于以上原因，行解码器121的占用面积正在增加。
35.随着位线bl的间距由于集成度的增加而减小，构成页缓冲器电路122的页缓冲器pb在位线bl的延伸方向上被设置为多行。因此，页缓冲器电路122的占用面积增加。
36.这样，随着存储器装置100的尺寸减小并且行解码器121和页缓冲器电路122的占用面积增加，用于设置外围电路123的空间可能不足。本公开的实施方式可以提出能够解决由于存储器装置100的尺寸减小、高容量和高集成度而导致的用于设置外围电路123的空间不足的问题的措施。
37.在下文中，在附图中，从基板的顶表面垂直突出的方向被定义为第一方向fd，并且平行于基板的顶表面并且彼此相交的两个方向分别被定义为第二方向sd和第三方向td。例如，第二方向sd可以对应于字线的延伸方向，并且第三方向td可以对应于位线的延伸方向。第二方向sd和第三方向td可以彼此基本垂直地相交。第一方向fd可以与第二方向sd和第三方向td正交。在附图中，由箭头指示的方向和与之相反的方向表示同一方向。
38.尽管本说明书作为示例将存储器装置100描述为闪存装置，但是存储器的类型不限于此，并且本公开的技术精神可以应用于除闪存之外的其它类型的存储器。例如，存储器可以是dram、pcram或reram。尽管本说明书示出了其中联接到存储器单元阵列110的字线wl的行控制电路是行解码器并且联接到存储器单元阵列110的位线bl的列控制电路是页缓冲器电路的情况，但这表示其中存储器是闪存的电路配置，并且应该理解，行控制电路和列控制电路可以根据存储器的类型而改变。
39.图2是示出图1中示出的存储块blk的表示的等效电路图。
40.参照图2，存储块blk可以包括联接在多条位线bl和公共源极线csl之间的多个单元串cstr。位线bl可以在第三方向td上延伸并且可以在第二方向sd上布置。多个单元串cstr可以并联联接到每条位线bl。单元串cstr可以共同联接到公共源极线csl。多个单元串cstr可以联接在多条位线bl和一条公共源极线csl之间。
41.每个单元串cstr可以包括联接到位线bl的漏极选择晶体管dst、联接到公共源极线csl的源极选择晶体管sst以及联接在漏极选择晶体管dst和源极选择晶体管sst之间的多个存储器单元mc。漏极选择晶体管dst、存储器单元mc和源极选择晶体管sst可以在第一方向fd上串联联接。
42.漏极选择线dsl、多条字线wl和源极选择线ssl可以在第一方向fd上层叠在位线bl和公共源极线csl之间。每条漏极选择线dsl可以联接到相应漏极选择晶体管dst的栅极。每条字线wl可以联接到相应存储器单元mc的栅极。源极选择线ssl可以联接到源极选择晶体管sst的栅极。共同联接到一条字线wl的存储器单元mc可以构成一个页。
43.图3是示出根据本公开的实施方式的存储器装置的示意性结构的图示的截面图。
44.参照图3，根据本公开的实施方式的存储器装置可以包括单元晶圆cw以及在第一
方向fd上层叠并接合到单元晶圆cw上的外围晶圆pw。为了便于理解，图3示出了单元晶圆cw和外围晶圆pw彼此分离，但是应当理解，单元晶圆cw的顶表面和外围晶圆pw的底表面彼此接触。
45.外围晶圆pw可以包括基板10、第一逻辑结构ps1和第二逻辑结构ps2。基板10可以具有在第一方向fd上彼此背对的第一表面11和第二表面12。第一表面11可以是比第二表面12更靠近单元晶圆cw的表面。第一逻辑结构ps1可以被设置在基板10的第一表面11上，并且第二逻辑结构ps2可以被设置在基板10的第二表面12上。第一逻辑结构ps1可以接合到单元晶圆cw。
46.第一逻辑结构ps1可以包括行解码器x-dec和页缓冲器电路pbc。行解码器x-dec可以对应于图1所示的行解码器121，并且页缓冲器电路pbc可以对应于图1所示的页缓冲器电路122。第二逻辑结构ps2可以包括外围电路peri。外围电路peri可以对应于图1所示的外围电路123。
47.行解码器x-dec和页缓冲器电路pbc直接与存储器单元阵列mca接口连接并且被配置在接合到单元晶圆cw的第一逻辑结构ps1中。结果，可以缩短将行解码器x-dec和页缓冲器电路pbc联接到存储器单元阵列mca的电气路径的长度。
48.单元晶圆cw可以包括基板20以及限定在基板20上的单元结构cs。单元结构cs可以包括存储器单元阵列mca。尽管未示出，但是存储器单元阵列mca可以包括在第二方向sd上延伸的多条字线、在第三方向td上延伸的多条位线以及联接到多条字线和多条位线的多个存储器单元。
49.图4a至图4d是示出根据本公开的实施方式的存储器装置的行解码器和页缓冲器电路的布局的表示的顶视图。
50.参照图4a，外围晶圆的基板10可以包括单元区域cr和减薄区域(slimming region)sr。单元区域cr可以是在第一方向fd上与存储器单元阵列(图3的mca)交叠的区域。减薄区域sr可以在第二方向sd上与单元区域cr相邻。减薄区域sr是其中设置有将存储器单元阵列的字线和行解码器x-dec联接的布线结构的区域。
51.行解码器x-dec可以被设置在减薄区域sr中。如上所述，为了减少在将来自行解码器x-dec的操作电压传送到字线(wl)的过程中引起的延迟时间，行解码器x-dec可以被设置为具有在作为字线(wl)被布置的方向的第三方向td上延伸的形状。
52.页缓冲器电路pbc可以被设置在单元区域cr中。如上所述，为了减少由页缓冲器电路pbc施加到位线(bl)的信号或通过位线(bl)提供给页缓冲器电路pbc的信号的延迟时间，页缓冲器电路pbc可以在作为位线(bl)被布置的方向的第二方向sd上具有与单元区域cr的长度基本相同或相似的长度。随着位线(bl)的间距由于集成度的增加而减小，构成页缓冲器电路pbc的页缓冲器在作为位线(bl)延伸的方向的第三方向td上被设置为多行。根据该事实，页缓冲器电路pbc可以被设置为在第三方向td上具有与单元区域cr的宽度基本相同或相似的宽度。
53.参照图4b，减薄区域sr可以被设置在基板10的中央部分。单元区域cr可以被划分为第一单元区域cr1和第二单元区域cr2，并且可以在第二方向sd上设置在减薄区域sr的两侧。
54.行解码器x-dec可以被设置在减薄区域sr中。页缓冲器电路pbc可以被划分为第一
页缓冲器电路pbc1和第二页缓冲器电路pbc2，并且可以被分别设置在第一单元区域cr1和第二单元区域cr2中。
55.参照图4c和图4d，为了增加在第一方向td上与存储器单元阵列交叠的面积，行解码器x-dec和页缓冲器电路pbc中的每一个可以被划分为至少两个部分并且被设置在不同的区域中。
56.例如，单元区域cr可以包括由在单个交点处彼此相交的第一线l1和第二线l2划分的第一单元区域cr1至第四单元区域cr4。行解码器x-dec可以被划分为第一行解码器x-dec1和第二行解码器x-dec2，并且可以分别被设置在第一单元区域cr1和第三单元区域cr3中。页缓冲器电路pbc可以被划分为第一页缓冲器电路pbc1和第二页缓冲器电路pbc2，并且可以分别被设置在第二单元区域cr2和第四单元区域cr4中。
57.如图4c所示，第一行解码器x-dec1和第二行解码器x-dec2以及第一页缓冲器电路pbc1和第二页缓冲器电路pbc2可以在不同的单元区域中被设置为与单元区域cr的角部相邻。此外，如图4d所示，第一行解码器x-dec1和第二行解码器x-dec2以及第一页缓冲器电路pbc1和第二页缓冲器电路pbc2可以在不同的单元区域中被设置为与第一线l1和第二线l2之间的交点相邻。
58.图5是图3的详细图。
59.参照图5，外围晶圆pw的基板10可以是单晶半导体膜。例如，基板10可以是体硅基板、锗基板、硅-锗基板或通过选择性外延生长形成的外延薄膜。
60.第一逻辑结构ps1可以包括行解码器x-dec和页缓冲器电路pbc。行解码器x-dec可以被设置在基板10的第一表面11所共有的减薄区域sr中，并且页缓冲器电路pbc可以被设置在基板10的第一表面11所共有的单元区域cr中。
61.行解码器x-dec和页缓冲器电路pbc中的每一个可以包括多个第一水平晶体管tr1。第一水平晶体管tr1可以包括被设置在基板10的第一表面11上的栅极电介质层gox1、被设置在栅极电介质层gox1上的栅电极g1以及被限定在栅电极g1的两侧上的基板10的有源区域中的结jn11和jn12。结jn11和jn12是通过将n型或p型杂质注入到基板10的第一表面11的有源区域中而限定的区域。结jn11和jn12中的一个结可以用作第一水平晶体管tr1的源极区域，并且另一个结可以用作第一水平晶体管tr1的漏极区域。
62.电介质层ild1可以被限定在基板10的第一表面11上以覆盖行解码器x-dec和页缓冲器电路pbc。电介质层ild1的底表面可以构成外围晶圆pw的接合到单元晶圆cw的一个表面。
63.可以在电介质层ild1中限定接触部cnt1a至cnt1d以及布线m1a至m1c和m1a’。接触部cnt1a至cnt1d以及布线m1a至m1c和m1a’可以连接到行解码器x-dec或页缓冲器电路pbc。尽管在图5中未详细示出，但是每条布线m1a’可以联接到相应布线m1a，并且可以通过相应布线m1a和接触部cnt1a联接到行解码器x-dec或页缓冲器电路pbc。外围晶圆pw可以在其一个表面上包括多个接合焊盘bp1。接合焊盘bp1可以通过接触部cnt1a至cnt1d和布线m1a至m1c联接到页缓冲器电路pbc和行解码器x-dec中的一个。
64.第二逻辑结构ps2可以包括外围电路peri。外围电路peri可以包括多个第二水平晶体管tr2。第二水平晶体管tr2可以包括被设置在基板10的第二表面12上的栅极电介质层gox2、被设置在栅极电介质层gox2上的栅电极g2以及被限定在栅电极g2两侧的基板10的有
源区域中的结jn21和jn22。结jn21和jn22是通过将n型或p型杂质注入到基板10的第二表面12的有源区域中而限定的区域。结jn21和jn22中的一个结可以用作第二水平晶体管tr2的源极区域，并且另一个结可以用作第二水平晶体管tr2的漏极区域。
65.电介质层ild2可以被限定在基板10的第二表面12上以覆盖外围电路peri。电介质层ild2的顶表面可以构成外围晶圆pw的另一表面。可以在电介质层ild2中限定接触部cnt2a和cnt2b以及布线m2a和m2b。接触部cnt2a和cnt2b以及布线m2a和m2b可以联接到外围电路peri。
66.基板10可以包括穿过第一表面11和第二表面12的隔离电介质层13。通孔tsv1穿过隔离电介质层13，并且将在电介质层ild2中限定的布线m2b和在电介质层ild1中限定的布线m1a’联接。通孔tsv1可以被限定在布线m2b下方。外围电路peri可以通过接触部cnt2a和cnt2b以及布线m2a和m2b联接到通孔tsv1，并且可以通过通孔tsv1和布线m1a’联接到行解码器x-dec或/和页缓冲器电路pbc。
67.外围晶圆pw可以包括通过电介质层ild2暴露的外部联接焊盘pad。作为用于联接到诸如存储器控制器之类的外部装置的存储器装置的外部接触部的外部联接焊盘pad可以被暴露在外围晶圆pw的另一表面上。
68.单元晶圆cw可以包括基板20和限定在基板20上的存储器单元阵列mca。基板20可以包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗或硅-锗。例如，基板20可以被设置为多晶层或外延层。
69.存储器单元阵列mca可以包括交替层叠在基板20上的多个电极层22和多个层间电介质层24，以及在第一方向fd上穿过交替层叠的多个电极层22和多个层间电介质层24的多个垂直沟道ch。
70.电极层22可以包括导电材料。例如，电极层22可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)当中的至少一个。在电极层22当中，从最下的电极层22起的至少一个电极层22可以构成源极选择线。在电极层22当中，从最上的电极层22起的至少一个电极层22可以构成漏极选择线。源极选择线和漏极选择线之间的电极层22可以构成字线。层间电介质层24可以包括氧化硅。
71.尽管未示出，但是可以限定将交替层叠的电极层22和层间电介质层24划分为存储块单元的多个第一狭缝。可以在相邻的第一狭缝之间限定将漏极选择线和源极选择线中的至少一个划分为各自小于存储块的单元(例如，子块单元)的第二狭缝。因此，字线可以被划分为存储块单元，并且漏极选择线和源极选择线中的至少一个可以被划分为子块单元。
72.电极层22可以例如在第二方向sd上以不同的长度从单元区域cr延伸到减薄区域sr，由此在减薄区域sr中形成阶梯形台阶。如图5所示，在减薄区域sr中，电极层22可以被设置为在第二方向sd上形成台阶。尽管未示出，但是在减薄区域sr中，电极层22可以被设置为甚至在第三方向td上形成台阶。这些步骤将比上层电极层22延伸更长的下层电极层22暴露，并且可以在每个电极层22中限定在第一方向fd上向上暴露的接触焊盘区域。
73.多个垂直沟道ch可以在第一方向fd上穿过交替层叠在单元区域cr中的多个电极层22和多个层间电介质层24。虽然没有详细示出，但是每个垂直沟道ch可以包括沟道层和栅极电介质层。沟道层可以包括多晶硅或单晶硅，并且可以在其某些区域中包括诸如硼(b)
之类的p型杂质。栅极电介质层可以具有围绕沟道层的外壁的形状。栅极电介质层可以包括从沟道层的外壁依次层叠的隧道电介质层、电荷储存层和阻挡层。在一些实施方式中，栅极电介质层可以具有其中氧化物层、氮化物层和氧化物层被依次层叠的ono(氧化物-氮化物-氧化物)层叠结构。
74.源极选择晶体管可以被配置在源极选择线围绕垂直沟道ch的区或区域中。可以存储器单元可以被配置在字线围绕垂直沟道ch的区或区域中。漏极选择晶体管可以被配置在漏极选择线围绕垂直沟道ch的区或区域中。沿着一个垂直沟道ch设置的源极选择晶体管、多个存储器单元和漏极选择晶体管可以构成一个单元串。
75.多条位线bl可以被设置在交替层叠的多个电极层22和多个层间电介质层24以及多个垂直沟道ch上方。位线bl可以在第三方向td上延伸并且可以在第二方向sd上布置。位线bl可以通过位线接触部blc联接到垂直沟道ch。
76.电介质层ild3可以被限定在基板20上以覆盖多个电极层22和多个层间电介质层24、垂直沟道ch以及位线bl。电介质层ild3的顶表面可以构成单元晶圆cw的接合到外围晶圆pw的一个表面。单元晶圆cw可以在其一个表面上包括接合到多个接合焊盘bp1的多个接合焊盘bp2。
77.每个电极层22可以通过限定在电介质层ild3中的接触部cnt3a和cnt3b以及布线m3a联接到接合焊盘bp2中的一个。每个位线bl可以通过在电介质层ild3中限定的接触部cnt3b’联接到接合焊盘bp2中的一个。
78.尽管为了简化说明，在图5中仅示出了联接到一些电极层22的接合焊盘bp2，但应当理解，分别连接到多个电极层22的多个接合焊盘bp2被设置在单元晶圆cw的一个表面上。尽管为了简化说明，在图5中仅图示了与一些位线bl联接的接合焊盘bp2，但应当理解，分别联接到多条位线bl的多个接合焊盘bp2被设置在单元晶圆cw的一个表面上。
79.单元晶圆cw和外围晶圆pw可以被单独地制造，并且然后可以彼此接合。外围晶圆pw的布线m1a至m1c、m1a’、m2a和m2b可以由具有低电阻率的导电材料形成，但可能会在形成单元晶圆cw的工艺期间的最高温度(以下称为“工艺临界温度”)下导致工艺故障。例如，外围晶圆pw的布线m1a至m1c、m1a’、m2a和m2b可以由铜或铝形成。
80.在本文描述的实施方式中，外围晶圆pw与单元晶圆cw分离地形成，并且因此，具有低熔点和低电阻率的材料可以被用作形成外围晶圆pw的布线m1a至m1c、m1a’、m2a和m2b的导电材料。
81.图6是示出根据本公开的实施方式的存储器装置的示意性结构的表示的截面图。
82.参照图6，根据本实施方式的存储器装置可以包括逻辑电路部件lcp和单元部件cp，单元部件cp在第一方向fd上层叠在逻辑电路部件lcp上。
83.逻辑电路部件lcp可以包括基板10、第一逻辑电路部件lcp1和第二逻辑电路部件lcp2。
84.基板10可以具有在第一方向fd上彼此背对的第一表面11和第二表面12。第一逻辑电路部件lcp1可以被设置在基板10的第一表面11上，并且第二逻辑电路部件lcp2可以被设置在基板10的第二表面12上。
85.第一逻辑电路部件lcp1可以包括行解码器x-dec和页缓冲器电路pbc。第二逻辑电路部件lcp2可以包括外围电路peri。单元部件cp可以包括源极板20a和在源极板20a上限定
的存储器单元阵列mca。
86.在第一逻辑电路部件lcp1之后，在基板10的第一表面11上依次形成源极板20a和存储器单元阵列mca，第二逻辑电路部件lcp2可以形成在基板10的第二表面12上。根据本实施方式的存储器装置可以具有集成在单个晶圆中的整体结构。
87.图7是图6的详细图。
88.参照图7，逻辑电路部件lcp的基板10可以是单晶半导体膜。例如，基板10可以是体硅基板、锗基板、硅-锗基板或通过选择性外延生长形成的外延薄膜。
89.第一逻辑电路部件lcp1可以包括被限定在基板10的第一表面11上的行解码器x-dec和页缓冲器电路pbc。行解码器x-dec可以被设置在基板10的第一表面11的减薄区域sr中，并且页缓冲器电路pbc可以被设置在基板10的第一表面11的单元区域cr中。
90.电介质层ild1可以被限定在基板10的第一表面11上以覆盖行解码器x-dec和页缓冲器电路pbc。可以在电介质层ild1中限定接触部cnt11a和cnt11b以及布线m11a、m11b和m11a’。接触部cnt11a和cnt11b以及布线m11a、m11b和m11a’可以联接到行解码器x-dec或/和页缓冲器电路pbc。尽管在图7中未详细示出，但是每条布线m11a’可以联接到相应布线m11a，并且可以通过相应布线m11a和接触部cnt11a联接到行解码器x-dec或页缓冲器电路pbc。
91.第二逻辑电路部件lcp2可以包括被限定在基板10的第二表面12上的外围电路peri。可以在基板10的第二表面12上限定电介质层ild2以覆盖外围电路peri。可以在电介质层ild2中限定接触部cnt21a和cnt21b以及布线m21a和m21b。接触部cnt21a和cnt21b以及布线m21a和m21b可以联接到外围电路peri。
92.电介质层ild2的底表面可以构成背对逻辑电路部件lcp的与单元部件cp接触的一个表面的逻辑电路部件lcp的另一表面。电介质层ild2可以具有暴露外部联接焊盘pad的开口。外部联接焊盘pad可以被暴露在逻辑电路部件lcp的另一表面上。
93.基板10可以包括穿过第一表面11和第二表面12的隔离电介质层13。可以通过隔离电介质层13限定联接电介质层ild1中的布线m11a’和电介质层ild2中的布线m21b的通孔tsv21。外围电路peri可以通过接触部cnt21a和cnt21b以及布线m21a和m21b联接到通孔tsv21，并且可以通过通孔tsv21和布线m11a’联接到行解码器x-dec或/和页缓冲器电路pbc。
94.源极板20a可以形成在第一逻辑电路部件lcp1的电介质层ild1上。源极板20a可以包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗或硅-锗。因为源极板20a可以形成在电介质层ild1上，所以源极板20a可以形成为多晶层或外延层。
95.存储器单元阵列mca可以由交替层叠在源极板20a上的多个电极层22和多个层间电介质层24以及穿过多个电极层22和多个层间电介质层24的垂直沟道(未示出)构成。可以在存储器单元阵列mca上方限定联接到垂直沟道的位线bl。可以限定穿过源极板20a的多个通孔tsv22。可以在通孔tsv22的侧壁上限定隔离电介质层21，以将通孔tsv22与源极板20a隔离。位线bl可以通过通孔tsv22中的一个、接触部cnt11a和cnt11b以及布线m11a和m11b联接到第一逻辑电路部件lcp1的页缓冲器电路pbc。电极层22可以通过通孔tsv22中的另一个、接触部cnt31a、布线m31a和接触部cnt11a和cnt11b以及布线m11a和m11b联接到第一逻
辑电路部件lcp1的行解码器x-dec。可以在源极板20a上限定电介质层ild3以覆盖存储器单元阵列mca。
96.如上所述，可以在形成单元部件cp之前形成第一逻辑电路部件lcp1，并且可以在形成单元部件cp之后形成第二逻辑电路部件lcp2。
97.第一逻辑电路部件lcp1的布线m11a、m11b和m11a’可以被配置为具有在形成单元部件cp的过程期间的作为最大温度的工艺临界温度下可以不会表现出工艺故障(例如，小丘(hillock))的特性。换句话说，第一逻辑电路部件lcp1的布线m11a、m11b和m11a’可以由熔点高于工艺临界温度的导电材料形成，从而在工艺临界温度下具有耐热性。例如，用于形成第一逻辑电路部件lcp1的布线m11a、m11b和m11a’的材料可以包括钨(w)。此外，形成第二逻辑电路部件lcp2的布线m21a和m21b的导电材料可以包括具有比形成第一逻辑电路部件lcp1的布线m11a、m11b和m11a’的导电材料低的电阻率的材料。例如，用于形成第二逻辑电路部件lcp2的布线m21a和m21b的导电材料可以包括诸如铜或铝之类的材料，该材料在低于工艺临界温度的温度下可能导致工艺故障，但具有低电阻率。
98.由于第二逻辑电路部件lcp2的布线m21a和m21b是在形成单元部件cp之后形成的，具有低熔点和低电阻率的材料可以用作用于形成第二逻辑电路部件lcp2的布线m21a和m21b的导电材料。
99.图8是示出根据本公开的实施方式的存储器装置的示意性结构的表示的截面图。
100.参照图8，根据本公开的实施方式的存储器装置可以包括单元晶圆cw、接合到单元晶圆cw上的第一外围晶圆pw1以及接合到第一外围晶圆pw1上的第二外围晶圆pw2。
101.为了便于理解，图8示出了彼此分离的单元晶圆cw和第一外围晶圆pw1，以及彼此分离的第一外围晶圆pw1和第二外围晶圆pw2。然而，应当理解，单元晶圆cw的顶表面与第一外围晶圆pw1的底表面彼此接触，并且第一外围晶圆pw1的顶表面与第二外围晶圆pw2的底表面彼此接触。
102.第一外围晶圆pw1可以包括基板10a和被限定在基板10a的底表面上的第一逻辑结构ps1。第一逻辑结构ps1可以包括行解码器x-dec和页缓冲器电路pbc。
103.第二外围晶圆pw2可以包括基板10b和被限定在基板10b的底表面上的第二逻辑结构ps2。第二逻辑结构ps2可以包括外围电路peri。
104.行解码器x-dec可以通过字线联接到单元晶圆cw的存储器单元阵列mca，并且页缓冲器电路pbc可以通过位线联接到存储器单元阵列mca。因为行解码器x-dec和页缓冲器电路pbc直接与存储器单元阵列mca接口连接并且被配置在接合到单元晶圆cw的第一外围晶圆pw1中，可以缩短将行解码器x-dec和页缓冲器电路pbc联接到存储器单元阵列mca的电气路径的长度。
105.单元晶圆cw可以包括基板20和限定在基板20上的单元结构cs。单元结构cs可以包括存储器单元阵列mca。
106.图9是图8的详细图。
107.参照图9，第一外围晶圆pw1的基板10a可以是单晶半导体膜。例如，基板10a可以是体硅基板、锗基板、硅-锗基板或通过选择性外延生长形成的外延薄膜。
108.第一逻辑结构ps1可以包括行解码器x-dec和页缓冲器电路pbc。行解码器x-dec可以被设置在基板10a的底表面的减薄区域sr中，并且页缓冲器电路pbc可以被设置在基板
10a的底表面的单元区域cr中。
109.电介质层ild1a可以被限定在基板10a的底表面上以覆盖行解码器x-dec和页缓冲器电路pbc。电介质层ild1a的底表面可以构成第一外围晶圆pw1的接合到单元晶圆cw的一个表面。可以在电介质层ild1a中限定接触部cnt12a至cnt12d以及布线m12a至m12c和m12a’。接触部cnt12a至cnt12d以及布线m12a至m12c和m12a’可以联接到行解码器x-dec或页缓冲器电路pbc。尽管在图9中未详细示出，但是每条布线m12a’可以联接到相应布线m12a，并且可以通过相应的布线m12a和接触部cnt12a联接到行解码器x-dec或页缓冲器电路pbc。
110.第一外围晶圆pw1可以在其一个表面上包括多个接合焊盘bp11。接合焊盘bp11可以通过接触部cnt12a至cnt12d和布线m12a至m12c联接到页缓冲器电路pbc和行解码器x-dec中的一个。
111.基板10a可以包括穿过其顶表面和底表面的隔离电介质层13。可以通过隔离电介质层13限定联接到电介质层ild1a中的布线m12a’的通孔tsv3。
112.电介质层ild1b可以被限定在基板10a的顶表面上。电介质层ild1b的顶表面可以构成第一外围晶圆pw1的接合到第二外围晶圆pw2的另一表面。第一外围晶圆pw1可以在其另一表面上包括多个接合焊盘bp12。
113.接合焊盘bp12可以通过接触部cnt12e联接到通孔tsv3，并且可以通过通孔tsv3和布线m12a’联接到行解码器x-dec和页缓冲器电路pbc中的一个。
114.第二外围晶圆pw2可以包括基板10b和第二逻辑结构ps2。基板10b可以是单晶半导体膜。例如，基板10b可以是体硅基板、锗基板、硅-锗基板或通过选择性外延生长形成的外延薄膜。
115.第二逻辑结构ps2可以包括被限定在基板10b的底表面上的外围电路peri。可以在基板10b的底表面上限定电介质层ild2a以覆盖外围电路peri。电介质层ild2a的底表面可以构成第二外围晶圆pw2的接合到第一外围晶圆pw1的一个表面。
116.可以在电介质层ild2a中限定接触部cnt22a至cnt22c以及布线m22a和m22b。接触部cnt22a至cnt22c以及布线m22a和m22b可以联接到外围电路peri。
117.第二外围晶圆pw2可以在其一个表面上包括与第一外围晶圆pw1的接合焊盘bp12接合的多个接合焊盘bp13。接合焊盘bp13可以通过接触部cnt22a至cnt22c以及布线m22a和m22b联接到外围电路peri。
118.可以在基板10b的顶表面上限定外部联接焊盘pad。电介质层ild2b可以被限定在基板10b的顶表面上，并且可以具有使外部联接焊盘pad暴露的开口。尽管未示出，但是外部联接焊盘pad可以通过穿过基板10b的通孔联接到外围电路peri。
119.单元晶圆cw可以包括基板20和限定在基板20上的存储器单元阵列mca。可以在基板20上限定电介质层ild3以覆盖存储器单元阵列mca。电介质层ild3的顶表面可以构成单元晶圆cw的接合到第一外围晶圆pw1的一个表面。
120.单元晶圆cw可以在其一个表面上包括多个接合焊盘bp14。每个电极层22可以通过被限定在电介质层ild3中的接触部cnt32a和cnt32b以及布线m32a联接到接合焊盘bp14中的一个。
121.单元晶圆cw、第一外围晶圆pw1和第二外围晶圆pw2可以被单独地制造，然后可以
彼此接合。第一外围晶圆pw1的布线m12a到m12c以及第二外围晶圆pw2的布线m22a和m22b可以由可能会在形成单元晶圆cw的工艺的工艺临界温度下导致工艺故障但具有低电阻率的导电材料形成。例如，第一外围晶圆pw1的布线m12a至m12c以及第二外围晶圆pw2的布线m22a和m22b可以由铜或铝形成。
122.因为第一外围晶圆pw1和第二外围晶圆pw2与单元晶圆cw分离地形成，所以具有低熔点和低电阻率的材料可以用作形成第一外围晶圆pw1的布线m12a至m12c以及第二外围晶圆pw2的布线m22a和m22b的导电材料。
123.随着行解码器x-dec和页缓冲器电路pbc的占用面积由于高集成度和高容量而增加，在将外围电路peri设置为与存储器单元阵列mca交叠方面会受到限制。结果，存储器装置的面积，即，垂直于第一方向fd的平面的面积可以增加，从而限制了存储器装置的集成度的增加。通过将外围电路peri设置在与行解码器x-dec和页缓冲器电路pbc分离的不同基板的表面中，本实施方式可以去除由于行解码器x-dec和页缓冲器电路pbc的存在而在设置外围电路peri方面的限制，从而有助于提高存储器装置的集成度。
124.图10是示意性地示出根据本公开的实施方式的包括存储器装置的存储器系统的表示的框图。
125.参照图10，根据实施方式的存储器系统600可以包括非易失性存储器装置(nvm装置)610和存储器控制器620。
126.非易失性存储器装置(nvm装置)610可以由上述的存储器装置构成，并且可以以上述的方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(nvm装置)610。通过非易失性存储器装置(nvm装置)610和存储器控制器620的组合，可以提供存储卡或固态盘(ssd)。sram 621用作处理单元(cpu)622的工作存储器。主机接口(主机i/f)623包括与存储器系统600联接的主机的数据交换协议。
127.纠错码块(ecc)624检测并纠正从非易失性存储器装置(nvm装置)610读取的数据中包括的错误。
128.存储器接口(存储器i/f)625与本实施方式的非易失性存储器装置(nvm装置)610接口连接。处理单元(cpu)622执行用于存储器控制器620的数据交换的总体控制操作。
129.尽管在图中未示出，对于实施方式所属领域的技术人员显而易见的是，根据实施方式的存储器系统600可以附加地设置有rom，该rom存储用于与主机接口连接的代码数据。非易失性存储器装置(nvm装置)610可以被设置为由多个闪存芯片构成的多芯片封装件。
130.可以将根据上述实施方式的存储器系统600提供为具有低错误发生概率的高可靠性的存储介质。特别地，本实施方式的非易失性存储器装置可以被包括在最近正在被积极地研究的诸如固态盘(ssd)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如usb(通用串行总线)协议、mmc(多媒体卡)协议、pci-e(快速外围组件互连)协议、sata(串行高级技术附件)协议、pata(并行高级技术附件)协议、scsi(小型计算机系统接口)协议、esdi(增强型小型磁盘接口)协议和ide(集成驱动电子设备)协议之类的各种接口协议中的一个与外部(例如，主机)进行通信。
131.图11是示意性地示出根据本公开的实施方式的包括存储器装置的计算系统的表示的框图。
132.参照图11，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器
系统710、微处理器(cpu)720、ram 730、用户接口740以及诸如基带芯片组之类的调制解调器750。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于提供计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的计算系统700可以附加地设置有应用芯片组、相机图像处理器(cis)和移动dram等。存储器系统710可以构成例如使用非易失性存储器来存储数据的ssd(固态驱动器/盘)。另外，存储器系统710可以被设置为融合闪存(例如，onenand闪存)。
133.尽管出于说明性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，附图中和以上公开的实施方式应仅是描述性意义的，而不用于限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书解释，并且涵盖落入所附权利要求书的范围内的所有等同物。
134.相关申请的交叉引用
135.本技术要求于2020年7月6日在韩国知识产权局提交的韩国专利申请第10-2020-0082736号的优先权，其全部内容通过引用合并于此。