一种多掩膜版尺寸芯片曝光方法与流程

1.本发明涉及半导体封装技术领域，尤其涉及一种多掩膜版尺寸芯片曝光方法。


背景技术：

2.光刻是半导体器件制造工艺中的一个重要步骤，该步骤利用曝光和显影在光刻胶层上刻画几何图形结构，然后通过刻蚀工艺将掩膜版上的图形转移到所在衬底上。曝光是利用光照将掩膜版上的图形经过光学系统后投影到光刻胶上，实现图形从掩膜版到芯片晶圆的转移，是光刻工艺的重要工序之一。照明光源发出的光线经汇聚透镜照射在掩膜版上，透过掩膜版产生衍射光束，这些衍射光束携带了掩膜版上的图形信息，光束经过投影透镜聚焦到晶圆表面，在晶圆表面形成掩膜版图形的像。晶圆表面涂有光刻胶，掩膜版上的图形被投影到光刻胶上之后，会激发化学反应，从而将图形固定保存下来，经过烘烤和显影后会形成光刻胶图形。
3.随着2.5d和3d技术和系统集成封装技术的发展，需求封装的芯片的尺寸越来越大，光刻线路精度的要求越来越高。对于大尺寸芯片的曝光通常采用对准曝光模式。对于光刻线路精度要求高的大尺寸芯片，而对准曝光模式无法满足精度要求时，采用步进式曝光，多掩膜版拼版方式来解决。目前，对于多掩膜版拼版的接缝处的线路设计采用大小不同的两种尺寸，通过大尺寸套刻小尺寸的方式来拼接，以实现较高的良率。但是，多掩膜版拼接曝光会导致芯片的同一根线路粗细不一致，从而引起电性能方面的一些损失。


技术实现要素：

4.从现有技术出发，本发明的任务是提供一种多掩膜版尺寸芯片曝光方法，通过该方法，可以实现大尺寸芯片的线路的高精度曝光，避免了拼接线路粗细不一或线路开路的问题。
5.根据本发明，前述任务通过一种多掩膜版尺寸芯片曝光方法来解决，包括以下步骤：
6.将大尺寸芯片划分成多个芯片区块；以及
7.制作所有所述芯片区块各层线路所对应的掩膜版，一个线路图形只分布在一个掩膜版里，并且一个掩膜版包括多个完整的线路图形。
8.在本发明的一个优选方案中规定，还包括：
9.将多个所述掩膜版按照芯片的尺寸拼接；
10.将所述掩膜版和晶圆准确定位；
11.对所有芯片区块的第一层线路进行曝光；以及
12.对所述晶圆进行显影。
13.在本发明的另一优选方案中规定，所述芯片区块的最大尺寸不超过最大掩膜版的尺寸。
14.在本发明的又一优选方案中规定，对所有芯片区块的第一层线路进行曝光包括：
15.对第一块芯片区块的第一层掩膜版进行曝光；
16.对第二块芯片区块的第一层掩膜版进行曝光；以及
17.以此类推，直到完成所有芯片区块的第一层线路的曝光。
18.在本发明的另一优选方案中规定，将显影剂喷在晶圆表面的光刻胶上以形成曝光线路图形。
19.在本发明的又一优选方案中规定，对所有芯片区块的第一层线路曝光完成后，对第二层线路进行曝光，以此类推，直到完成所有芯片区块的每一层线路图形的曝光。
20.在本发明的另一优选方案中规定，所述掩膜版的最大尺寸为33
×
53.5mm。
21.在本发明的又一优选方案中规定，拼接时多个所述掩膜版至少有部分重叠。
22.本发明至少具有下列有益效果：本发明提出了一种多掩膜版尺寸芯片曝光方法，可以实现大尺寸芯片的高精度曝光，有效避免了传统拼接曝光造成的同一线路的粗细不一致和线路开路问题。
附图说明
23.为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
24.图1示出了根据本发明的芯片封装线路示意图；
25.图2a至图2d示出了根据现有技术的多掩膜版拼接曝光示意图；
26.图3a和图3b示出了根据本发明的4条线路芯片的多掩膜版叠加曝光示意图；以及
27.图4a和图4b示出了根据本发明的11条线路芯片的多掩膜版叠加曝光示意图。
具体实施方式
28.应当指出，各附图中的各组件可能为了图解说明而被夸大地示出，而不一定是比例正确的。在各附图中，给相同或功能相同的组件配备了相同的附图标记。
29.在本发明中，各实施例仅仅旨在说明本发明的方案，而不应被理解为限制性的。
30.在本发明中，除非特别指出，量词“一个”、“一”并未排除多个元素的场景。
31.在此还应当指出，在本发明的实施例中，为清楚、简单起见，可能示出了仅仅一部分部件或组件，但是本领域的普通技术人员能够理解，在本发明的教导下，可根据具体场景需要添加所需的部件或组件。
32.在此还应当指出，在本发明的范围内，“相同”、“相等”、“等于”等措辞并不意味着二者数值绝对相等，而是允许一定的合理误差，也就是说，所述措辞也涵盖了“基本上相同”、“基本上相等”、“基本上等于”。
33.在此还应当指出，在本发明的描述中，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是明示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为明示或暗示相对
重要性。
34.另外，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
35.曝光是芯片制作中非常重要的工艺，芯片的线路图形是由多层线路叠加组合而成的，每一层线路都需要曝光，因此可能需要十几次或几十次的曝光。例如，如果芯片尺寸为53.5
×
66mm，光刻机最大的掩膜版的尺寸是33
×
53.5mm，那么至少需要2块掩膜版才能完成曝光。
36.传统的拼接曝光方案是将大尺寸芯片划分为多个芯片区块，对不同的芯片区块曝光采用相应的掩膜版，分别对每个掩膜版进行曝光，通过多次曝光拼接完成一个大尺寸芯片的曝光。传统的拼接曝光方案在划分时简单粗暴，通常单个线路分布在两个甚至多个掩膜版里，最后通过拼接的方式实现大尺寸芯片的曝光，即使不采用大尺寸套刻小尺寸的方式来拼接，相同尺寸的拼接也容易带来线路开路等良率损失。
37.本发明的一种多掩膜版尺寸芯片曝光方法，通过多张掩膜版叠加曝光的方式来实现多掩膜版尺寸芯片的线路曝光。芯片的线路图形是由多层线路叠加组合而成的，每一层线路都需要曝光。根据掩膜版的尺寸和线路图形的尺寸，将所有线路合理的分布在不同的掩膜版里。一个线路只分布在一个掩膜版里，并且尽可能多的将线路分布在一个掩膜版里，然后通过叠加曝光的方式来实现多掩膜版尺寸芯片的曝光。本发明的方法避免了拼接线路粗细不一或者开路的问题，从而实现大尺寸芯片的高精度光刻。
38.本发明一种多掩膜版尺寸芯片曝光方法包括以下步骤：
39.步骤1、将大尺寸芯片划分成多个芯片区块，其中芯片区块的最大尺寸不超过掩膜版的最大尺寸。
40.步骤2、制作芯片区块各层线路所对应的掩膜版。一个线路只分布在一个掩膜版里，其中一个掩膜版里可以包括多个完整的线路。
41.步骤3、将多个掩膜版按照芯片的尺寸拼接，拼接时多个所述掩膜版至少有部分重叠。
42.步骤4、将掩膜版和已完成光刻胶涂覆的晶圆准确定位。
43.步骤5、对第一块芯片区块的第一层掩膜版进行曝光，将掩膜版上的线路图形转移到晶圆上；对第二块芯片区块的第一层掩膜版进行曝光，将掩膜版上的线路图形转移到晶圆上；以此类推，直到完成所有芯片区块的第一层线路的曝光。
44.步骤6、对晶圆进行显影。例如，可以将显影剂施加在晶圆表面的光刻胶上以形成曝光线路图形。基于所形成的光刻胶图形，进行后续的工艺步骤。
45.步骤7、重复执行步骤3、4、5，直到完成所有芯片区块的每层线路图形的曝光。
46.图2a至图2d示出了根据现有技术的多掩膜版拼接曝光示意图。
47.如图2a和2b所示，将具有4条线路的一个大尺寸芯片划分为2个芯片区块，对2个不同的芯片区块曝光采用2个掩膜版。图2a和2b中的上下两个线路图形都分布在两个掩膜版中。分别对2个掩膜版进行曝光，通过2次曝光拼接完成一个大尺寸芯片的曝光。如图2c所示，由两个掩膜版拼接曝光完成的芯片线路，其接缝处的线路设计采用大小不同的两种尺寸，通过大尺寸套刻小尺寸的方式来拼接，会造成同一根线路粗细不一致，从而引起电性能
方面的损失。如图2d所示，即使不采用大尺寸套刻小尺寸的方式来拼接，相同尺寸的拼接会造成线路开路。
48.正对上述实施例中图形拼接所产生的问题，本发明人构想出一种新型的多掩膜版叠加曝光方案。图3a和图3b示出了根据本发明的4条线路芯片的多掩膜版叠加曝光示意图。
49.步骤1、将具有4条线路的芯片划分成4个芯片区块，其中芯片区块的最大尺寸不超过33
×
53.5mm。
50.步骤2、制作芯片区块线路所对应的4个掩膜版。如图3a所示，每个线路图形只分布在一个掩膜版中，4个线路图形分布在4个掩膜版中。
51.步骤3、将4个掩膜版按照芯片的尺寸拼接，拼接时4个所述掩膜版至少有部分重叠。
52.步骤4、将掩膜版和晶圆准确定位。该晶圆已完成光刻胶涂覆。光刻胶涂覆方法可包括但不限于：旋涂法、喷涂法、滚涂法、浸入提拉法等。
53.步骤5、对掩膜版a进行曝光，将掩膜版a上的1个线路图形转移到晶圆上；对掩膜版b进行曝光，将掩膜版b上的1个线路图形转移到晶圆上；对掩膜版c进行曝光，将掩膜版c上的1个线路图形转移到晶圆上；对掩膜版d进行曝光，将掩膜版d上的1个线路图形转移到晶圆上。上述掩膜版的曝光还可以有其他顺序。
54.步骤6、对晶圆进行显影，显影剂被喷在晶圆表面的光刻胶上以形成4条曝光线路图形。
55.如图3b所示，将4条线路分布在4张掩膜版上，然后依次曝光，芯片的线路没有同一线路粗细不一致或线路开路的问题。
56.图4a和图4b示出了根据本发明的11条线路芯片的多掩膜版叠加曝光示意图。
57.步骤1、将具有11条线路的芯片划分成4个芯片区块，其中芯片区块的最大尺寸不超过33
×
53.5mm。
58.步骤2、制作芯片区块线路对应的4个掩膜版。如图4a所示，3个线路图形分布在掩膜版a中，2个线路图形分布在掩膜版b中,3个线路图形分布在掩膜版c中，3个线路图形分布在掩膜版d中。一个线路图形只分布在一个掩膜版中，一个掩膜版中可以包含多个完整的线路图形。
59.步骤3、将4个掩膜版按照芯片的尺寸拼接，拼接时4个所述掩膜版至少有部分重叠。
60.步骤4、将掩膜版和晶圆准确定位。该晶圆已完成光刻胶涂覆。光刻胶涂覆方法可包括但不限于：旋涂法、喷涂法、滚涂法、浸入提拉法等。
61.步骤5、对掩膜版a进行曝光，将掩膜版a上的3条线路图形转移到晶圆上；掩膜版b进行曝光，将掩膜版b上的2条线路图形转移到晶圆上；对掩膜版c进行曝光，将掩膜版c上的3条线路图形转移到晶圆上；对掩膜版d进行曝光，将掩膜版d上的3条线路图形转移到晶圆上。上述掩膜版的曝光还可以有其他顺序。
62.步骤6、对晶圆进行显影。例如，将显影剂施加在晶圆表面的光刻胶上以形成4条曝光线路图形。
63.如图4b所示，将11条线路分布在4张掩膜版上，然后依次曝光，芯片的线路没有同一线路粗细不一致或线路开路的问题。
64.以上结合不同实施例描述了多掩膜版叠加曝光的具体示例。然而，本领域的技术人员应该理解，上述实施例仅仅用于说明的目的，而不是限制。即，本发明多掩膜版叠加曝光方法及掩膜版设计不限于上述具体实施例，而是可以根据具体图形进行各种变型和修改，这些变型和修改均落入本发明的保护范围。
65.本发明至少具有下列有益效果：本发明提出了一种多掩膜版尺寸芯片曝光方法，可以实现大尺寸芯片的高精度曝光，有效避免了传统拼接曝光造成的同一线路的粗细不一致和线路开路问题。
66.虽然本发明的一些实施方式已经在本技术文件中予以了描述，但是本领域技术人员能够理解，这些实施方式仅仅是作为示例示出的。本领域技术人员在本发明的教导下可以想到众多的变型方案、替代方案和改进方案而不超出本发明的范围。所附权利要求书旨在限定本发明的范围，并藉此涵盖这些权利要求本身及其等同变换的范围内的方法和结构。