具有电荷控制元件的RF开关堆叠的制作方法

具有电荷控制元件的rf开关堆叠
1.相关申请的交叉引用
2.本技术可以涉及于2018年3月28日提交的、于2019年3月19日公布的题为“ac coupling modules for bias ladders”的美国专利第10,236,872 b1号，其全部内容通过引用并入本文中。
技术领域
3.本公开内容涉及射频(rf)开关堆叠，并且更特别地涉及用于设计包括电荷控制元件的rf开关堆叠的方法和装置。


背景技术：

4.当设计通信系统时，rf开关通常由于这样的开关堆叠的大rf功率处理要求，而以堆叠配置来实现。图1a示出了现有技术的场效应晶体管(field effect transistor，fet)开关堆叠(100)，其包括晶体管(t1，
…
，t4)的串联布置。如可能的情况，使用包括栅极电阻器(r
g1
，
…
，r
g4
)的栅极电阻梯、包括体电阻器(r
b1
，
…
，r
b4
)的体电阻梯以及包括漏极
‑
源极电阻器(r
ds1
，
…
，r
ds4
)的漏极
‑
源极电阻梯来偏置fet开关堆叠(100)。
5.在典型的操作条件下，并且当晶体管处于接通(on)状态时，每个晶体管的栅极可以被偏置在比对应晶体管的阈值电压大的正电压(例如 3v)处，并且同一晶体管的漏极/源极/体可以被偏置在0v处。当fet开关堆叠处于关断(off)状态时，每个晶体管的漏极/源极可以被偏置在0v处，并且每个晶体管的栅极和体可以被偏置在负电压(例如
‑
3v)处。如图1a所示，漏极
‑
源极电阻梯的顶端连接至本质是直流(direct curren，dc)接地的天线或其他rf端口(rf路径)，并且同一梯的底端在接通状态和关断状态下都连接至地。同样地，并且在理想/期望的情况下，当fet开关堆叠处于关断状态时，漏极
‑
源极梯将不会汲取任何电流或汲取可忽略的电流，这意味着晶体管(t1，
…
，t4)中的每一个的漏极会经历约0v的相同dc电压。
6.当向天线施加大rf电压时，fet开关堆叠(100)、漏极
‑
源极电阻梯、栅极电阻梯和体电阻梯全部被设计成使rf电压在fet开关堆叠(100)之间均匀地分布。没有dc分量的rf信号不直接改变堆叠中任何点处的dc电压。然而，在操作期间，可能由于所施加的rf信号而在晶体管内生成一些电流，这可能改变dc电压分布。将每个点处的rf信号叠加在现有dc电压上。当fet开关堆叠(100)处于“关断”或非接通状态时，fet开关堆叠(100)被设计成不传导作为与所施加的rf电压同相的电流的电流的实分量。由于串联的栅极
‑
漏极电容器cgd、栅极
‑
源极电容器cgs、加上晶体管(t1，
…
，t4)中的每一个的漏极与源极之间的附加固有电容，晶体管堆叠表现为纯电容性阻抗。在关断状态下，只要rf电压的大小低于临界值(vpeak)，则晶体管将不会在跨晶体管的漏极到源极施加rf电压的情况下使实电流通过。如果rf电压超过这样的值，晶体管将失效或“击穿”并且开始传导实电流。每个晶体管的vpeak的值是漏极/源极dc电压与栅极dc电压之间的相对dc电压的函数。栅极电压相对于漏极/源极电压负的越多，vpeak的值越高。如果体dc电压超过某个范围，则体dc电压也可以具有影
响，尽管这样的影响通常较小。
7.由于堆叠中的每个晶体管(t1，
…
，t4)在击穿之前可能“阻断”的最大电压取决于栅极端子与漏极/源极端子之间的负dc电压差的量，因此可能期望使栅极端子相对于漏极/源极电压表现得较负，以增加该阻断电压。这可以通过使漏极/源极端子正得较多以及/或者使栅极网负得较多而实现。
8.在开关堆叠的实现方式中可能存在难以、不方便或不可能将期望dc电压施加至堆叠中的每个晶体管的情况。一个示例是：如果包括可以将栅极端子相对于漏极/源极端子偏置为负的电路太昂贵。另一示例将是：如果对于堆叠中的不同晶体管具有不同dc电压电平是有利的，因为一些晶体管可能需要比其他晶体管阻断更多的电压。第三个示例是：如果在堆叠内生成以均匀或非均匀方式干扰外部施加的电压的不期望dc电流。使用晶体管堆叠中的泄漏电流的示例，另外阐明以上提及的要点。
9.在实际条件下，更特别地，在关断状态期间经历大rf摆动的堆叠开关中，堆叠内的每个晶体管将生成从晶体管的漏极/源极流至体的不期望的泄漏电流。这样生成的电流在整个文档中被称为“ibody”。参照图1a，箭头(i
b1
，
…
，i
b4
)指示体电流，每个体电流从对应晶体管的体向下流过体电阻梯并且沉入电力供应部(v
b
)。此外，并且如箭头(i
d1
，
…
，i
d4
)所指示的，电流将从天线(dc接地)和地流过漏极
‑
源极电阻梯并且流到堆叠内的晶体管的漏极
‑
源极。需要指出的是，由于漏极
‑
源极电阻梯在两端都接地，因此在这样的梯中流动的电流可以如箭头(i
d1
，
…
，i
d4
)所指示的那样并且取决于电流在漏极
‑
源极电阻梯内的位置而遵循向下或向上的不同的方向。为了另外阐明泄漏电流的流动，参照图1a’，其中示出了从晶体管的漏极和源极端子流至体端子的泄漏电流。
10.作为上面已经描述的结果，不期望泄漏电流ibody在整个开关堆叠中的流动修改了跨这样的开关堆叠上的dc电压分布。换言之，各种开关堆叠节点将经历与偏置电路将在不存在这种泄漏电流的情况下提供给这样的节点的dc偏置电压不同的不期望dc偏置电压。在整个公开内容中，体泄漏电流对整个堆叠的dc偏置电压分布的不期望效应被称为“去偏置”效应。
11.另外参照图1a，从体流至电力供应部(v
b
)的泄漏电流将引起跨体电阻梯的电阻器的电压降，并且因此，与没有泄漏电流的理想/期望情况相比，晶体管中的每一个的体将经历较少的负电压。在栅极电阻梯和体电阻梯分离的情况下，栅极电压也不会受到跨fet开关堆叠的泄漏电流循环的影响。另一方面，从dc接地到晶体管的漏极/源极的泄漏电流的流动生成跨漏极
‑
源极电阻梯的电阻器的电压降，并且因此，与0v dc的理想/期望情况相比，晶体管的漏极/源极将经历较多的负电压。在栅极电压保持相同的情况下，这意味着与理想/期望场景相比，栅极
‑
源极电压将负得较少，从而引起晶体管的功率处理的劣化。在下文中，将使用数值示例另外阐明这一点。
12.图1b至图1c分别示出了图1a的fet开关堆叠(100)，其中，在关断状态下，栅极和体电阻梯两者都被偏置为例如具有
‑
3v的负dc电压，并且漏极
‑
源极电阻梯通过端口连接至dc地。
13.图1b表示假设没有体泄漏电流的理想/期望情况。如可以在图1b中看出的，所有晶体管的漏极都偏置在0v处，栅极和体都是在
‑
3v处，并且实际上没有dc电流流过电阻梯。这是理想/期望的情况。
14.由于漏极到栅极之间的峰值电势差，因此ibody存在。从峰值电压生成载波。空穴通过体离开，电子通过漏极/源极离开。虽然生成是脉冲的，但是它在输出途中被电阻和电容滤波。另一方面，图1c示出了跨堆叠的dc电压分布如何改变，从而引起开关堆叠内的泄漏电流的流动。例如，晶体管(t1，
…
，t4)的漏极现在分别经历(
‑
0.2v、
‑
0.4v、
‑
0.2v、0v)的dc电压，而不是全部都位于如图1b中所指示的期望的0v的dc电压处。另外如图1c所示，由于ibody从漏极
‑
源极梯的顶部和底部朝向梯的中心的流动，中间的晶体管经历漏极电压的最大变化。
15.继续相同的示例，并且对于体电压，晶体管(t1，
…
，t4)的体可以经历(
‑
2.6v、
‑
2.2v、
‑
1.9v、
‑
1.5v)的电压，而不是全部处于期望的
‑
3v的电压处。这由图2的曲线(101，102)进一步示出，图2的曲线(101，102)分别表示针对开关堆叠的晶体管的漏极和体的示例性dc平均电压分布图(profile)，其参照堆叠中的晶体管的位置绘制。如从曲线图(101)可以注意到，并且如先前所提及，与理想/期望情况相比，由于漏极
‑
源极电阻梯内的不期望电流“ibody”的流动，在堆叠的中间的晶体管经历dc漏极电压的最大偏差。关于晶体管的体，如图2的曲线图(102)所示，对于越靠近堆叠的顶部定位的晶体管，与期望电压的偏差越大。
16.减少如上所述的跨偏置电阻器的不期望电压降的一种方式是减小所有偏置电阻器值。这是以整体电路性能劣化为代价的。首先，作为实现较小偏置电阻的结果，开关堆叠在关断状态(r
off
)下的等效电阻将较小。这将引起电路的品质因数(q)的劣化。其次，偏置电阻越小，开关堆叠的截止频率越高，这从整体开关性能的观点来看也是不期望的。换言之，存在开关堆叠的功率处理与诸如q和截止频率的整个系统性能参数之间的折衷，这样的折衷在将开关堆叠设计为rf通信系统的一部分时带来了挑战。


技术实现要素：

17.如以上所提及的，在操作条件期间——更特别地在开关堆叠处于关断状态时——在这样的开关堆叠中生成的不希望的电流可能改变跨开关堆叠的期望dc电压分布的平衡。需要有效且实用的解决方案来消除对电压分布的这样的不期望的影响。
18.继续参考如以上所提及的体泄漏电流情况，当fet开关堆叠处于关断状态时，存在与体泄漏电流ibody的存在相关联的两个问题：
19.1.泄漏电流生成问题：需要负电力供应部来生成和处理在开关内循环的这样的电流。与不会存在泄漏电流的理想/期望场景中的接近零电流相比，该电流要大得多。这导致更昂贵的设计，至少从芯片上所需空间的观点来看是这样。
20.2.偏置电压分布问题：体泄漏电流的流动改变了跨堆叠的电压分布，导致开关堆叠内的晶体管的功率处理能力降低。
21.本公开内容中描述的方法和设备解决了如上所述的电压分布不平衡的问题，并且更特别地，解决了与体泄漏电流的不期望的流动相关联的偏置电压分布问题。如稍后将详述的，所公开的方法和设备允许通过在这样的开关堆叠中的特定点处提供一些局部电荷支持来增加fet开关堆叠中的偏置电阻值。
22.根据本公开内容的第一方面，提供了一种fet开关堆叠，该fet开关堆叠包括：串联连接的多个场效应晶体管(fet)；以及漏极
‑
源极电阻梯，其包括串联连接的多个漏极
‑
源极电阻器网络，每个漏极
‑
源极电阻器网络跨多个fet中的对应fet的漏极和源极连接；其中：
多个fet在一端处连接至射频(radio frequency，rf)端子，并且在另一端处连接至第一参考电压；多个fet包括第一fet和第二fet，第一fet的源极端子连接至第二fet的漏极端子；多个漏极
‑
源极电阻器网络包括第一漏极
‑
源极电阻器网络和第二漏极
‑
源极电阻器网络，该第一漏极
‑
源极电阻器网络跨第一fet的漏极端子和源极端子连接，该第二漏极
‑
源极电阻器网络跨第二fet的漏极端子和源极端子连接；第一漏极
‑
源极电阻器网络包括两个或更多个漏极
‑
源极电阻器，从而提供第一漏极
‑
源极电阻器网络的第一分接点；并且第二漏极
‑
源极电阻器网络包括两个或更多个漏极
‑
源极电阻器，从而提供第二漏极
‑
源极电阻器网络的第二分接点，fet开关堆叠还包括：一个或更多个漏极
‑
源极电荷控制元件，其包括第一漏极
‑
源极电荷控制元件，该第一漏极
‑
源极电荷控制元件连接至第一分接点和第二分接点并且耦接至第一fet的源极端子和第二fet的漏极端子。
23.根据本公开内容的第二方面，公开了一种将fet开关堆叠的偏置电压朝向跨fet开关堆叠的期望dc电压分布驱动的方法，该方法包括：根据射频(rf)信号跨fet开关堆叠生成rf电压源；从生成的rf电压源在fet开关堆叠内生成电压；使用所生成的电压来创建期望dc电压分布。
24.在本技术的说明书、附图和权利要求中提供本公开内容的其他方面。
附图说明
25.图1a、图1b和图1c示出了现有技术的fet开关堆叠。
26.图1a’示出了具有从漏极端子和源极端子流向体端子的泄漏电流的现有技术晶体管。
27.图2示出了现有技术的曲线图，其示出了处于关断状态并且经历rf摆动的fet开关堆叠中的漏极dc偏置电压和体dc偏置电压相对于位置的变化。
28.图3示出了根据本公开内容的实施方式的示例性开关堆叠。
29.图4a至图4c示出了根据本公开内容的实施方式的示例性控制元件。
30.图5a至图5b示出了根据本公开内容的实施方式的电压波形。
31.图6a至图6c示出了根据本公开内容的实施方式的示例性控制元件。
32.图7a至图7b示出了图3的开关堆叠的部分。
具体实施方式
33.图3示出了根据本公开内容的实施方式的fet开关堆叠(300)。fet开关堆叠(300)包括：串联连接的多个晶体管(t1，
…
，t4)，包括栅极电阻器(r
g1
，
…
，r
g5
)的栅极电阻梯，包括体电阻器(r
b1
，r
b11
，r
b12
，r6’
，r6…
，r
b31
，r
b32
，r4’
，r4，r
b2
)的体电阻梯，以及包括漏极
‑
源极电阻器(r
ds11
，r
ds12
，r3’
，r3，
…
，r
ds41
，r
ds42
)的漏极
‑
源极电阻梯。电阻梯基本上用于对fet开关堆叠中的每个晶体管的栅极/源极/漏极/体端子进行偏置。fet开关堆叠(300)耦接至顶侧上的天线或rf端口(rf路径)以接收rf信号，并且在另一端连接至可以是地的参考电压。栅极电阻梯在一端耦接至天线，并且另在一端连接至参考电压(v
g
)。类似地，体电阻梯在一端耦接至天线并且在另一端连接至参考电压(v
b
)。
34.栅极电阻梯还可以包括将顶部栅极电阻器(r
g5
)耦接至天线的串联电容器(cg)。类似地，体电阻梯还包括将顶部体电阻器(r
b2
)耦接至天线的串联电容器(cb)。电容器(cb)是
可选的，这意味着还可以设想根据本公开内容的其中不采用电容器(cb)的实施方式。然而，电容器(cb)的存在有益于fet开关堆叠(300)的整体性能。如在以上并入的美国专利第10,236,872b1号中详细描述的，该电容器具有实际上消除耦接至天线的顶部晶体管(t4)两端的rf负载的益处。这将使得能够更均匀/平衡地划分跨梯的电压，以及减小(存在于整个电路中的)寄生电容对跨体电阻梯的rf电压的均匀划分的负面影响。
35.如图3所示，漏极
‑
源极偏置电阻器和体偏置电阻器可以各自包括电阻器的组合，或者可替选地可在中间点(例如，中点)连接(accessible)。如稍后更详细地描述的，用于向每个晶体管的漏极/源极/体提供偏置电压的偏置电阻器可以被分成两个串联连接的电阻器，以贯穿漏极
‑
源极电阻梯和体电阻梯提供分接点，同时保持对相应晶体管的dc偏置功能。根据本公开内容的教示，所提供的分接点可以用于对rf信号进行采样以局部地生成可以改善跨开关堆叠的dc电压的分布的电荷。
36.为了进一步阐明这一点，并且作为示例，图3中的电阻器(r
ds21
，r
ds22
)的串联组合用于在提供分接点(t
pd2
)的同时对晶体管(t2)的漏极/源极进行dc偏置。与此一致并且如图3所示，fet开关堆叠(300)还包括漏极
‑
源极电阻梯侧的分接点(t
pd1
，
…
，t
pd4
)以及体电阻梯侧的分接点(t
pb1
，
…
，t
pb4
)。
37.继续参照图3，fet开关堆叠(300)还包括与漏极
‑
源极电阻梯耦接的第一多个电荷控制元件(301，302，303)以及与体电阻梯耦接的第二多个电荷控制元件(304，305，306)。每个电荷控制元件包括用于将电荷控制元件耦接至对应电阻梯的端子(n，p，ix，ix’)。例如，在漏极
‑
源极电阻梯侧，电荷控制元件(302)的端子(p，n)分别连接至对应的分接点(t
pd3
，t
pd2
)，端子(ix)连接至电阻器(r
ds31
，r2)的中间点，并且端子(ix’)连接至电阻器(r
ds22
，r2’
)的中间点。另外，电阻器(r2，r2’
)的中间点分别连接至对应晶体管(t3，t2)的源极和漏极。作为另一示例，在体电阻梯侧，电荷控制元件(305)的端子(p，n)连接至对应的分接点(t
pb3
，t
pb2
)。另外，电阻器(r
b31
，r5)的中间点连接至元件(305)的端子(ix)，电阻器(r
b22
，r5’
)的中间点连接至元件(305)的端子(ix’)，并且电阻器(r5，r5’
)的中间点连接至对应晶体管(t3)的体端子。当fet开关堆叠(300)处于关断状态时，并且如上所提及的，每个电荷控制元件的主要功能是在对应分接点处对rf摆动进行采样。考虑到前面描述的体泄漏电流的示例，采样的电压可以用于例如将具有适当极性的dc电压进行重新分布，以减少堆叠内对应晶体管的漏极端子的下降并且减少体端子的上升。根据本公开内容的实施方式，fet开关堆叠(300)可以包括仅以下之一：a)电荷控制元件(301，302，303)或b)电荷控制元件(304，305，306)或两者的组合。根据本公开内容的各种实施方式，电阻器(r1，r1’
，
…
，r6，r6’
)中的一些或全部可以具有零电阻，即它们可以被短路。
38.在下文中，并且使用本公开内容的示例性实施方式描述了电荷控制元件的功能的细节。下文还将描述电荷控制元件的如下应用：利用一个或更多个以上提及的电阻梯中的rf电压信号来生成dc电压差，该dc电压差可以被策略性地沿施加有电压的梯叠加在现有电压分布上。通过在i)连接至fet开关堆叠的梯内的某些端子与ii)没有连接至fet开关堆叠的梯内的某些端子之间创建电压差，可以实现连接至fet开关堆叠的端子的更期望的电压分布，并且因此，实现跨fet开关堆叠的期望dc电压分布。
39.图4a示出了根据本公开内容的教示的电荷控制元件(400a)，电荷控制元件(400a)构成了图(3)的电荷控制元件(301，302，303)中的任一者的示例性实现方式。图4a的电荷控
制元件包括二极管(dx，dx’)、电阻器(rx，rx’)和电容器(cx，cx’)。在操作条件下，当开关堆叠处于关断状态时，二极管(dx)在每个rf摆动的正半周期期间处于接通状态并且在同一摆动的另一(负)半周期期间处于关断状态。另一方面，二极管(dx’)在每个rf摆动的负周期期间处于接通状态并且在同一rf摆动的另一(正)半周期期间处于关断状态。
40.现在将参照图5a，其中，曲线(500a)表示例如图3中具有如图4a所示的电荷控制元件的晶体管(t3)的漏极端子在电荷控制元件被应用于这样的漏极端子的情况下的状态与电荷控制元件没有被应用于这样的漏极端子的情况下的状态之间的电压差。这样的电压差具有dc平均电压(501)，因此说明相对于不具有这样的元件的实现方式，电荷控制元件的存在提高了漏极上的电压。本领域技术人员将认识到，在不分散fet开关堆叠的功能并且通过在分接点处对rf摆动进行采样的情况下，晶体管的漏极端子的dc电压被拉得较高以克服如前所述的下降问题或跨电路的不期望电压分布。
41.图4b示出了根据本公开内容的实施方式的电荷控制元件(400b)，电荷控制元件(400b)构成了漏极
‑
源极电阻梯侧的电荷控制元件的另一示例性实现方式。晶体管(tx)与电阻器(r
41
，r
42
)的组合用作具有与图4a的二极管(dx)相同极性的二极管。电阻器(r
41
，r
42
)的电阻值将指示二极管的i
‑
v曲线的拐点位置以及这样的曲线的一般形状。作为示例而非限制，r
41
可以为开路并且r
42
可以为短路，尽管对于这样的电阻器并且取决于应用可以设想其他电阻值。类似地，晶体管(tx’)与电阻器(r
41’，r
42’)的组合用作具有与图4a的二极管(dx’)相同极性的二极管。电阻器(r
41’，r
42’)的电阻值将指示这样的二极管的i
‑
v曲线的拐点位置及其i
‑
v曲线的一般形状。图4b中所示的电荷控制元件(400b)的操作原理与关于图4a的示例性电荷控制元件(400a)所描述的操作原理类似。
42.图4c示出了电荷控制元件(400c)，电荷控制元件(400c)构成了图3的控制元件(301，302，303)的又一示例性实现方式。电荷控制元件(400c)包括二极管(dx)、电容器(cx)和电阻器(rx)。如图4c所示，端子(ix’)没有进行内部连接。在操作条件下，当开关堆叠处于关断状态时，二极管(dx)在每个rf摆动的正半周期期间处于接通状态并且在同一摆动的另一(负)半周期期间处于关断状态。
43.与图5a所示的类似，图5b示出了曲线(500a)，曲线(500a)表示例如图3中具有如图4a所示的电荷控制元件的晶体管(t3)的漏极端子在电荷控制元件被应用于这样的漏极端子的情况下的状态与电荷控制元件没有被应用于这样的漏极端子的情况下的状态之间的电压差。这样的电压差具有平均dc电压(502)，这意味着与电荷控制元件(400a，400b)的情况类似，晶体管的漏极端子被拉得较高以抵消如前所述的电路上的不期望电压分布。
44.图6a至图6c示出了图3的电荷控制元件(304，305，306)的示例性实现方式。如前所述，由于诸如体泄漏电流的损害，图3中的晶体管的体端子的dc电压电平可能高于预期，从而导致整个电路的不期望dc电压分布。
45.图6a的电荷控制元件(600a)的操作原理与其对应部分(counterpart)即图4a的电荷控制元件(400a)的操作原理类似，除了图6a的二极管具有与其图4a中的对应部分相反的极性。考虑到这样的相反极性，图3的晶体管的体端子与其对应分接点之间的电压差此时具有负dc值，并且作为结果，晶体管的体端子被拉得较低以克服如上所述的跨电路的不期望dc电压分布。
46.图6b的电荷控制元件(600b)的操作原理与其对应部分即图4b的电荷控制元件
(400b)的操作原理类似，除了在电荷控制元件(600b)中使用的晶体管是与图4b中的对应部分不同的nmos晶体管，所述对应部分是pmos晶体管。作为这样的差异的结果，图3的晶体管的体端子与其对应分接点之间的电压差具有负dc值。作为结果，晶体管的基极端子被拉得较低以克服如上所述的跨电路的不期望dc电压分布。
47.图6c的电荷控制元件(600c)的操作原理与其对应部分即图4c的电荷控制元件(400c)的操作原理类似，除了图6c的二极管具有与其在图4c中的对应部分相反的极性。考虑这样的差异，图3的晶体管的体端子与其对应分接点之间的电压差此时将具有负dc值，作为结果，晶体管的体端子被拉得较低以克服如上所述的跨电路的不期望dc电压分布。
48.参照图4a至图4c和图6a至图6c，根据本公开内容的教示，电容器(cx)是可选的，这意味着可以在不使用任何电容器的情况下实现电荷控制元件。
49.进一步参照图4a至图4c和图6a至图6c，在典型的操作条件下，电容器(cx)可以在完整rf摆动期间充电和放电，而不存储电荷。在某些应用中，例如在体泄漏电流不是问题的情况下，可以实现较大的漏极
‑
源极电阻，使得在完整rf摆动期间，电容器(cx)不会被完全放电，并且作为结果而存储电荷，从而用作电池。在这种情况下，在操作条件下，当开关堆叠处于关断状态时，二极管(dx)在每个rf摆动的半个周期期间处于接通状态并且在同一摆动的另一半周期期间处于关断状态。电容器(cx)在二极管(dx)接通的半个周期期间充电，在二极管(dx)关断的另一半周期期间保持其电荷。换言之，电容器(cx)基本上可以用作向对应的分接点馈送电荷的电池，从而降低对应晶体管的漏极/体的电压降。根据本公开内容的实施方式，二极管(dx)可以使用fet晶体管实现。
50.继续前面段落中提及的相同应用，为了进一步阐明控制元件的操作细节，参照图7a，图7a示出了图3的fet开关堆叠(300)在漏极
‑
源极电阻梯侧的部分，其中，控制元件(302)使用图4c的实施方式实现。不失一般性，为了简单起见，此处假设电阻器(r2，r2’
)被短路。图7a的二极管(dx)在rf摆动的上摆期间接通并且在下摆期间关断。当二极管(dx)导通时，电容器(cx)被充电并且具有如图5a所示的极性。箭头(501)示出了对电容器(cx)充电的电流的方向。类似地，电容器(cx)用作生成正电压的电池以克服如前所述的跨电路的不期望电压分布。作为结果，例如，分别减少晶体管(t2，t3)的漏极/源极端子的低下降。
51.本领域技术人员将认识到，为了提供抵消漏极端子下降所需的电荷，在分接点(t
pd3
)处独立地对rf摆动进行采样，并且不分散晶体管(t3)的操作。本领域技术人员还将认识到，借助于控制元件，不期望的漏极端子电压分布至少部分地从漏极
‑
源极端子迁移到实际上对开关堆叠的一般功能没有直接影响的分接点。
52.图7b示出了图3的fet开关堆叠(300)在体电阻梯侧的部分，其中，控制元件(305)使用图6c的实施方式实现。不失一般性，并且为了简单起见，此处假设电阻器(r5，r5’
，r6，r6’
)全部被短路。在操作条件下，当开关堆叠处于关断状态时，电容器(cx)驱动rf摆动。图7b的二极管(dx)在每个rf摆动的上摆期间接通并且在下摆期间关断。图7b的电容器(cx)在上摆期间以所示极性充电。箭头(502)示出了对电容器(cx)充电的电流的流动方向。类似地，电容器(cx)用作在体电阻梯内生成负电压的电池，从而致使对应晶体管(t3)的体端子的高电压下降减少。
53.所有与体电阻梯的电压生成相关的先前描述和附图同样适用于栅极电阻梯。针对体电阻梯的分接点和电荷控制元件的相同增加可以应用于具有相同极性的栅极电阻梯。因
此，分接点和电荷控制元件的应用可以在电阻梯中被连接至晶体管栅极的点处生成比将在不存在电荷控制元件的情况下存在的负电压更负的电压。
54.对于许多应用，在开关堆叠中的晶体管的栅极上具有更负的电压改善了开关堆叠在关断或非导通状态下的功率处理。这可以包括向开关堆叠中的晶体管的栅极施加负电压。存在没有可用的负电压并且生成负电压的成本高的应用。对于这些应用，在栅极电阻梯上应用电荷控制元件可以生成被施加至晶体管的栅极的负电压，而无需单独生成负电压供应或不存在单独生成负电压供应的成本。
55.根据本公开内容的实施方式设计的开关堆叠可以实现为集成电路芯片或电子模块的一部分，其中，集成电路芯片或电子模块是通信设备的一部分。还可以设想根据本公开内容的其他实施方式，其中，所公开的开关堆叠是电子电路或电子模块或通信设备的rf前端的一部分。
56.根据本公开内容的其他实施方式：
57.·
图3的fet开关堆叠(300)可以包括两个或更多个晶体管。
58.·
图3的fet开关堆叠(300)可以包括在漏极
‑
源极电阻梯侧和/或在体电阻梯侧实现的一个或更多个电荷控制元件。换言之，每一侧的一个或更多个电荷控制元件的数目可以大于或等于一且小于晶体管的数目。一个或更多个电荷控制元件可以在对应电阻梯的任何位置处实现。例如，电荷控制元件可以被实现为更靠近电阻梯的顶部、底部或中部或其组合。
59.·
可以采用具有相同或不同组成部分或其组合的电荷控制元件来设计开关堆叠。
60.·
参考电压(v
b
，v
g
)可以提供负电压。
61.·
参考电压(v
b
，v
g
)可以提供相同或不同的电压值。
62.·
参考电压(v
b
，v
g
)可以由一个或更多个偏置控制电路控制，以在fet开关堆叠的关断和接通状态期间提供适当的电压值。
63.贯穿本公开内容，出于描述本发明的目的，以分路配置方式呈现了示例性fet开关堆叠，其中，fet开关堆叠在天线或rf端口(rf路径)与参考电压(例如，地)之间实现。还可以设想根据本公开内容的如下实施方式，其中，fet开关堆叠可以在电子电路的任意两点之间以串联配置或除分路配置之外的任何配置方式实现。
64.如本公开内容中所使用的，术语“mosfet”意指具有绝缘栅并且包括金属或类金属、绝缘体和半导体结构的任何场效应晶体管(fet)。术语“金属”或“类金属”包括至少一种导电材料(例如，铝、铜或其他金属、或高掺杂的多晶硅、石墨烯或其他电导体)，“绝缘体”包括至少一种绝缘体材料(例如，硅氧化物或其他介电材料)，并且“半导体”包括至少一种半导体材料。
65.对于本领域的普通技术人员应当明显的是，可以实现本发明的各种实施方式以满足各种各样的规格。除非上面另有说明，否则对合适的元件值的选择是关乎设计选择的问题，并且本发明的各种实施方式可以以任何合适的ic技术(包括但是不限于mosfet结构)实现，或者以混合或者分立电路形式实现。集成电路的实施方式可以使用任何合适的基板和工艺来制造，包括但不限于标准的体硅、硅绝缘体上硅(soi)和蓝宝石上硅(sos)。除非上面另有说明，否则本发明可以其他晶体管技术实现，例如，双极、gaas hbt、gan hemt、gaas phemt和mesfet技术。然而，上述发明构思对于基于soi的制造工艺(包括sos)和具有类似特
性的制造工艺特别有用。基于soi工艺或sos工艺的cmos制造使得电路能够具有低功耗、由于fet堆叠而在操作期间承受高功率信号的能力、良好的线性度以及高频操作(即，高达及超过50ghz的射频)。单片ic实现特别有用，因为通过精心设计，寄生电容通常可以保持为低(或最小，在所有单元上保持均匀，从而允许对寄生电容进行补偿)。
66.可以取决于特定的规格和/或实现技术(例如，nmos、pmos或cmos，以及增强模式或者耗尽模式的晶体管器件)来调整电压电平或者反转电压和/或逻辑信号的极性。例如，可以通过调整器件尺寸、串联“堆叠的”部件(特别是fet)以承受较大电压以及/或者使用并联的多个部件以处理较大电流，来调整部件电压、电流和功率处理能力。可以添加附加电路部件以增强所公开电路的能力和/或在不显著改变所公开电路的功能的情况下提供附加功能。
67.已经描述了本发明的许多实施方式。应当理解，在不脱离本发明的精神和范围的情况下可以进行各种修改。例如，以上描述的步骤中的一些步骤可以与顺序无关，并且因此可以以与所描述的顺序不同的顺序执行。此外，以上描述的步骤中的一些步骤可以是可选的。可以以重复、串行或并行的方式来执行关于以上标识的方法描述的各种活动。
68.应当理解，前述描述旨在进行说明而不是限制本发明的范围，本发明的范围由所附权利要求书的范围限定，并且其他实施方式也在权利要求书的范围内。(注意，用于权利要求元素的括号标记是为了易于引用这样的元素，并且其本身并不指示元素的特定所需排序或枚举；此外，这样的标记可以在从属权利要求中重复使用作为对附加元素的引用，而不被认为是开始冲突的标记序列)。