一种GaN异质结场效应晶体管器件的制作方法

一种gan异质结场效应晶体管器件
技术领域
1.本发明属于半导体领域，具体涉及一种基于异质结的氮化镓hemt(高电子迁移率晶体管)器件。


背景技术：

2.半导体功率器件已经被广泛应用于电力传输、工业电子设备、家用电器、个人消费电子及国防装备。氮化镓因其材料的出色性能将会逐步取代目前以硅材料器件主导的功率器件市场。氮化镓的载流子迁移率高可获得更高的功率输出和更好的高频性能，而逐渐成为重要半导体材料之一。
3.但是，氮化镓hemt应用于高频器件时，存在着电流崩塌效应。电流崩塌是指gan器件漏极电压超过一定值时，随着漏极电压的增加，电流开始下降，不能达到理想的值。电流崩塌效应将最终导致器件的输出功率密度和功率附加效率减小，器件性能恶化。
4.有鉴于此，实有必要设计一种新型gan异质结场效应晶体管器件。


技术实现要素：

5.针对现有技术中存在的不足之处，本发明的主要目的是，提供一种gan异质结场效应晶体管器件，通过对晶体管器件结构优化，避免产生电流崩塌效应。
6.为了实现根据本发明的上述目的和其他优点，提供的一种gan异质结场效应晶体管器件，包括：基圆、异质结构、源极及漏极；异质结构位于基圆表面，异质结构包括沿基圆轴向依次设置有gan层、algan层，并且在gan层中形成有二维电子气沟道；源极、漏极与二维电子气沟道内的二维电子气电连接设置；
7.algan层位于源极和漏极之间，algan层表面设有栅极，algan层的表面设置有承放栅极的槽位，当栅极设于槽位内时，使得栅极靠近二维电子气沟道。
8.优选地，gan层上的二维电子气沟道的两端处设置有凹槽，以便使源极、漏极设于凹槽内。
9.优选地，algan层的槽位内设有终结端，栅极设于终结端上。
10.优选地，还包括缓冲层，其设于源极、漏极之间，缓冲层设于algan层上，缓冲层包括二氧化硅。
11.优选地，源极、漏极上表面设有保护层。
12.优选地，保护层对应源极及漏极的位置处凹陷形成两预留位，使得电源穿过预留位与源极、漏极电连接。
13.优选地，保护层上的预留位内设有极盖，极盖对应与源极、漏极电连接。
14.优选地，极盖分别与电源的低电位和高电位连接。
15.优选地，槽位处algan层的厚度为5nm～30nm。
16.优选地，源极和漏极的材料包括ti/tin或ti/al/ni/au。
17.相比现有技术，本发明的有益效果在于：
18.本发明提供的一种gan异质结场效应晶体管芯片，通过减薄栅极所在区域algan层的厚度，使得耗尽区厚度减薄及电场密度增加，减小了虚栅对耗尽区域的影响，从而避免了额外耗尽沟道中的电子，而避免电流崩塌；其次，充分利用成熟的半导体工艺技术，制作工艺简单，有利于gan材料和硅工艺平台的制造兼容性。
19.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。
附图说明
20.此处所说明的附图用来提供对本发明的进一步理解，构成本技术的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
21.图1至图8为一种gan异质结场效应晶体管器件的制造方法流程图；
22.图9为另一优选实施例中gan异质结场效应晶体管器件的结构示意图。
23.1、基圆；2、gan层；3、algan层；4、栅极；5、源极；6、漏极；7、终结端；8、缓冲层；9、保护层；10、极盖。
具体实施方式
24.下面结合附图对本发明做进一步的详细说明，本发明的前述和其它目的、特征、方面和优点将变得更加明显，以令本领域技术人员参照说明书文字能够据以实施，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
25.在附图中，为清晰起见，可对形状和尺寸进行放大，并将在所有图中使用相同的附图标记来指示相同或相似的部件。
26.除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”“一级”“二级”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
27.在下列描述中，诸如中心、厚度、高度、长度、前部、背部、后部、左边、右边、顶部、底部、上部、下部等用词为基于附图所示的方位或位置关系。特别地，“高度”相当于从顶部到底部的尺寸，“宽度”相当于从左边到右边的尺寸，“深度”相当于从前到后的尺寸。这些相对术语是为了说明方便起见并且通常并不旨在需要具体取向。涉及附接、联接等的术语(例如，“连接”和“附接”)是指这些结构通过中间结构彼此直接或间接固定或附接的关系、以及可动或刚性附接或关系，除非以其他方式明确地说明。
28.下面，结合附图以及具体实施方式，对本发明做进一步描述，需要说明的是，在不
相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
29.本发明的一实施方式结合图8所示的一种gan异质结场效应晶体管器件，包括：基圆1、异质结构、源极5及漏极6；异质结构位于基圆1表面，异质结构包括沿基圆1轴向依次设置有gan层2、algan层3，并且在gan层2中形成有二维电子气沟道；源极5、漏极6与二维电子气沟道内的二维电子气2deg电连接设置；
30.algan层3位于源极5和漏极6之间，algan层3表面设有栅极4，algan层3的表面设置有承放栅极4的槽位，当栅极4设于槽位内时，栅极4所在槽位位置处的algan层3厚度小于algan层3上其余任意区域的厚度，使得栅极4靠近二维电子气沟道。
31.具体地，algan层3的槽位内设有终结端7，栅极4设于终结端7上，并且终结端7的上表面低于algan层3的上表面，使得终结端7嵌设在algan层3的槽位内，终结端7材料为algan，且终结端7中的al含量小于algan层3中的al含量，对于半导体结终端结构，厚度较大处的结终端部分还有更多的压电负电荷，对二维电子气的耗尽作用更强；而厚度较小的结终端处的二维电子气的耗尽程度较小；因此在本方案中，厚度较小的结终端7对二维电子气耗尽的作用减小，既保持沟道导通电阻。
32.gan层2与algan层3结合并在gan层2中形成有二维电子气沟道，电子分布在沟道内成为沿沟道方向可以自由运动而垂直于界面的运动的二维电子气2deg，器件的源极9和漏极10要和二维电子气形成欧姆接触，令二维电子气2deg沿沟道输运形成电流，现有的晶体管器件，由于algan/gan
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hemt中陷阱效应的存在，从栅极中泄漏的电子会填满器件表面的陷阱，从而形成虚栅；而虚栅可以影响耗尽区域，从而额外耗尽沟道中的电子，最终导致电流崩塌，导致了器件中源漏电流值低于理想电流值，器件通态电阻增大。
33.如图9所示，在另一优选实施例中，通过对gan异质结场效应晶体管器件中的终结端7进一步进行优化，具体地，终结端7上靠近漏极6一端的厚度小于终结端7上靠近源极5一端，利用厚度较大处的结终端部分对二维电子气的耗尽作用更强；而厚度较小的结终端处的二维电子气的耗尽程度较小这一特征，在二维电子气2deg从源极5向漏极10迁移过程中，电子填充陷阱态内，从而导致电流减小，而通过终结端7上靠近漏极6一端的厚度小于终结端7上靠近源极5一端，以保证在栅
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漏耗尽区域内所耗尽的电子减小，更可以保证在二维电子气经过沟道时电荷稳定。
34.在hemt器件中对功率损耗的研究中，最为重要的两个参数是通态电阻rdsom和栅氧电荷qg，其中，栅氧电荷qg分为栅
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源电荷qgs和栅
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漏电荷qgd。栅极6在开和关两个状态下切换时，qgd的电压变化远大于qgs上的电压变化，因此，qgd对开关速度的影响较大，因此，在现有的研究中关注于通过减小qgd来改善器件的开关特性。
35.但是，减小qgd和减小rdsom往往存在有矛盾，而在本发明中，在保证fom值(fom作为衡量器件性能的指标，fom＝qgd*rdsom)不变的前提下，即不牺牲通态电阻，保证器件的性能。
36.在一优选实施例中，该器件适用于开关部件，在该结构中栅极4利用栅压控制二维电子气沟道的开启和关闭，栅极4位置更靠近沟道，降低了栅极4处的电荷，以降低栅压对电子气沟道的控制能力，即，在相同的栅压时，栅极4控制二维电子气沟道的开启和关闭切换的响应速度更快，优化了栅极6对沟道的控制能力，提高了器件性能并保证了栅极4开关速
度。
37.在一优选实施例中，gan层2上的二维电子气沟道的两端处设置有凹槽，以便使源极5、漏极6设于凹槽内，使得源极5、漏极6直接接入至二维电子气沟道内，以减少在电荷传导过程中造成的损失，以提高效率。
38.进一步地，该晶体管器件还包括缓冲层8，其设于源极5、漏极6之间，缓冲层8设于algan层3上，缓冲层8包括二氧化硅sio2，缓冲层8位于algan层3以及栅极4的上方，从而将algan层3以及栅极4覆盖。
39.更进一步地，源极5、漏极6上表面设有保护层9，具体地，保护层9覆盖在源极5、漏极6、缓冲层8上方，保护层9可采用氮化硅材料，通过保护层9将整个晶体管器件的上表面包覆以避免外部环境对其的影响。
40.同时，保护层9对应源极5及漏极6的位置处凹陷形成两预留位，使得电源穿过预留位与源极5、漏极6电连接。
41.需要指出的是，在另一方案中，还可保护层9上的预留位内设有极盖10，使得极盖10凸出于保护层9，极盖10对应与源极5、漏极6电连接，以便于电源连接，具体地，极盖10分别与电源的低电位和高电位连接。
42.槽位处algan层3的厚度为5nm～30nm，并且algan层3上其他位置处的厚度为10～40nm。
43.如图1
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8中详细示出了上述的gan异质结场效应晶体管芯片的一种制造方法，包括如下具体步骤：
44.1)如图1所示，需要对基圆1表面进行清洁处理，一般用纯水(di wafer)冲刷进行清洁。之后在硅衬底的基圆1上依次外延生长氮化镓(gan)及铝镓氮(algan)形成外延片。同时，在生长过程中可以根据器件性能需要进行一定的衬底掺杂。
45.2)如图2所示，在光刻前需要进对步骤1)所得外延片晶圆进行清洗，并在该外延片涂布光刻胶，分别曝光栅极4、源极5及漏极6区域有图形，采用干法或湿法刻蚀工艺，将栅极4所在区域的algan层3以及源极5及漏极6所在区域的gan层2进行减薄；具体地，在光刻过程中，需要对曝光区域进行光学对准操作，确保光刻胶在对应的区域打开。在使用刻蚀方法后，需要用干法刻蚀或湿法刻蚀去除剩余光刻胶。
46.3)如图3所示，在gan层2上对应源极5及漏极6区域形成源极5及漏极6，其中，具体地，在gan层2涂布，曝光源极5和漏极6欧姆接触图形，磁控溅射欧姆接触金属，再次金属形成金属源极5和金属漏极6。欧姆金属可采用ti/tin/al或ti/al/ni/au。
47.4)如图4所示，在完成进行残余光刻胶的去除及清洗，在algan层3对应的栅极4所在区域生长algan的终结端7，并且在结终结端7上涂布光刻胶做光刻工艺以形成栅极4图形；
48.曝光终结端7的栅极金属区域并向栅极金属区域溅射ti/tin金属层后，在金属层涂布上光刻胶后光刻tin金属形成金属栅极4。
49.在另一优选实施例中，在曝光结终结端7上涂布光刻胶时，通过调整光刻掩膜版上遮光点阵的疏密程度，使其透过的光从靠近结终端处源极5向漏极6处组件增强，从而使光刻胶的曝光程度递增大，从而使得光刻出的终结端7的厚度从源极5向漏极6逐渐减小。
50.5)如图5所示，完成步骤4)后，在源极5和漏极6生成缓冲层8。
51.6)如图6所示，完成步骤5)后，在晶圆表面生长一层氮化硅(sin)的保护层9进行器件的保护。该层氮化硅可以根据需求，调整薄膜应力100mpa～1gpa，从而提升器件性能。
52.7)如图7所示，完成步骤6)后，在保护层9对应源极5及漏极6的位处处刻蚀出凹槽。
53.8)如图8所示，进行后续后道beol金属连线工艺，完成芯片制备。具体地，凹槽内形成极盖10以便于实施连线。
54.其中的，干法刻蚀工艺的条件为：线圈功率500～1000w,源功率120～300w,源气体cl2和he分别为25sccm和l0sccm,刻蚀时间15～30秒。。
55.通过在步骤3)中的工艺步骤对铝氮化镓(algan)进行减薄，由此pgan更加靠近沟道反型区域，同时由于厚度减薄，产生的耗尽区厚度减薄及电场密度增加，进一步提栅极对沟道的控制能力，解决由于dibl效应导致的开启电流下降及器件开关速度降低问题。
56.同时，该制造方法中所采用的半导体工艺技术，是日常市面上常见的加工工艺方法，使得制作该类晶体管芯片无需进行对设备进行改进，利用常见的晶体管芯片的设备即可进行生产，有利于gan材料和硅工艺平台的制造兼容性，且其制造工艺简单重复性高，方便进行大规模生产。
57.需要指出的是，在上述的制造方法中所述的外延生成方式、涂布工艺、溅射工艺以及蚀刻工艺，应当被理解为，生长方式可以选择但不限于使用金属有机化学气相沉积(mocvd)、分子束外延(mbe)或磁控溅射等；涂布工艺包括通过紫外光刻技术在样品上作出光刻胶掩模图形，其中，刻蚀工艺可以选择但不限于干法刻蚀或湿法腐蚀，还应包括有去胶处理，而干法刻蚀包括感应耦合等离子体刻蚀或bcl3基等离子体刻蚀，但不限于此；湿法腐蚀采用的腐蚀液包括盐酸、氢氟酸、硝酸、硫酸和boe腐蚀剂中的任意一种或两种以上的组合，但不限于此；去胶处理包括等离子清洗机清洗、以等离子体去胶机处理、以氯基等离子体处理或以uv光清洗处理中的任一种处理方式或两种以上处理方式的组合，但不限于此。
58.以上，仅为本发明的较佳实施例而已，并非对本发明作任何形式上的限制；凡本行业的普通技术人员均可按说明书附图所示和以上而顺畅地实施本发明；但是,凡熟悉本专业的技术人员在不脱离本发明技术方案范围内，利用以上所揭示的技术内容而做出的些许更动、修饰与演变的等同变化，均为本发明的等效实施例；同时,凡依据本发明的实质技术对以上实施例所作的任何等同变化的更动、修饰与演变等，均仍属于本发明的技术方案的保护范围之内。