存储器阵列以及用于形成存储器阵列和导电阵列通孔(TAV)的方法与流程

存储器阵列以及用于形成存储器阵列和导电阵列通孔(tav)的方法
技术领域
1.本文中所公开的实施例涉及存储器阵列以及用于形成存储器阵列和导电阵列通孔(tav)的方法。


背景技术：

2.存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。存储器可被制造成一或多个个别存储器单元阵列。可使用数字线(其也可称为位线、数据线或感测线)和存取线(其也可称为字线)来写入到存储器单元或从存储器单元读取。感测线可沿着阵列的列使存储器单元以导电方式互连，且存取线可沿着阵列的行使存储器单元以导电方式互连。每一存储器单元可通过感测线和存取线的组合唯一地寻址。
3.存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器通常被指定为具有至少约10年的保留时间的存储器。易失性存储器耗散，且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可配置成存储多于两个电平或状态的信息。
4.场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区之间具有半导电沟道区。导电栅极邻近于沟道区且通过薄栅极绝缘体与所述沟道区分开。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极去除电压时，很大程度上防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
5.快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将bios存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
6.nand可以是集成快闪存储器的基本架构。nand单元单位包括串联耦合到存储器单元的串联组合的至少一个选择装置(所述串联组合通常称为nand串)。nand架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可逆可编程竖直晶体管。控制电路系统或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构也可包括个别地包括晶体管的竖直堆叠的存储器单元。
附图说明
7.图1是根据本发明的实施例的处理中的衬底的一部分的图解横截面视图且是穿过图2中的线1
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1截取的。
8.图2是穿过图1中的线2
‑
2截取的图解横截面视图。
9.图3到33是根据本发明的一些实施例的处理中的图1的构造的图解顺序截面图和/或放大视图。
10.图20a、20b、20c、33a、33b、33c和34到42是根据本发明的实施例的处理中的衬底的一部分的图解横截面视图。
具体实施方式
11.本发明的实施例涵盖用于形成存储器阵列和导电阵列通孔(tav)的方法，例如nand阵列或具有阵列下外围控制电路系统(例如，阵列下cmos)的其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与何时形成晶体管栅极无关的其它处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，nand架构)。参考可视为“后栅”或“替换栅”处理的图1到33来描述第一实例方法实施例。
12.图1和2展示具有阵列或阵列区域12的构造10，在所述阵列或阵列区域12中将形成晶体管和/或存储器单元的竖向延伸串。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘(insulative)/绝缘体/绝缘(insulating)(即，本文中是电绝缘)材料中的任何一或多种的基底衬底11。各种材料已经竖向形成于基底衬底11上方。材料可在图1和2所描绘的材料的旁边、竖向向内或竖向向外。举例来说，集成电路系统的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元的竖向延伸串阵列(例如，阵列12)内的组件的控制电路系统和/或其它外围电路系统，且所述电路系统可或可不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在本文中，“子阵列”也可视为阵列。
13.实例构造10包括已形成于衬底11上方的导电层16。实例导电层16展示为包括金属材料19(例如，wsi
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)上方的导电材料17(例如，导电掺杂半导电材料，例如导电掺杂多晶硅)。蚀刻终止区21可在导电材料17内。区21可以是导电的、绝缘的或半导电的，以元素钨为例，且可以是牺牲的。导电层16可包括控制电路系统(例如，外围阵列下电路和/或共同源极线或板)的部分，所述控制电路系统用于控制对将形成于阵列12内的晶体管和/或存储器单元的读取和写入存取。
14.堆叠18已形成于导电层16上方。在一些实施例中，堆叠18包括最上部绝缘层13、最上部绝缘层13下方的最上部导体层15，以及最上部导体层15下方的交替的绝缘层20和字线层22。此类层中的每一个的实例厚度为25到60纳米。仅展示少量的层20和22，其中堆叠18更可能包括几十、一百或更多等个层20和22。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可位于导电层16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可位于字线层22的最下部下方和/或字线层22的最上部上方。举例来说，一或多个选择栅极层(未展示)可位于导电层16与最下部字线层22之间，且一或多个选择栅极层可位于字线层22的最上部上方。无论如何，最上部导体层15可以是字线层
或可以不是字线层。无论如何，字线层22和最上部导体层15在结合在此最初描述的实例方法实施例处理时可不包括导电材料，所述实例方法实施例是“后栅”或“替换栅”。此外，绝缘层20和最上部绝缘层13可不包括绝缘材料或在处理时是绝缘的。实例字线层22和最上部导体层15包括可完全或部分牺牲的第一材料26(例如，氮化硅)。实例绝缘层20和最上部绝缘层13包括第二材料24(例如，二氧化硅)，所述第二材料的成分与第一材料26的成分不同且可以是完全或部分牺牲的。
15.参考图3和4，且在一个实施例中，沟道开口25已蚀刻穿过绝缘层20和字线层22(以及层13和15)到达导电层16的材料17。沟道开口25可如所展示部分地进入材料17中，可停止在材料17顶上(未展示)，或完全穿过材料17(未展示)，或者停止在材料19上或至少部分地进入材料19中。替代地，作为实例，沟道开口25可停止在最低绝缘层20的顶上或内部。使沟道开口25至少延伸到材料17的原因是，当需要此类连接时，确保随后形成的沟道材料(尚未展示)与导电层16直接电耦合而不使用替代处理和结构来实现这一点。蚀刻终止材料(未展示)可在导电材料17内，以便于当需要时停止对导电层16顶上的沟道开口25的蚀刻。此类防蚀刻材料可以是牺牲或非牺牲的。仅作为举例且为了简洁起见，沟道开口25展示为以每行四个开口25的交错行的群组或列布置。可使用任何替代的现有或未来开发的布置和构造。
16.晶体管沟道材料可竖向地沿着绝缘层和字线层形成于个别沟道开口中，因此包括与导电层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)和横向位于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)、绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如掺杂或未掺杂的硅，或电荷捕获材料，如氮化硅、金属点等)竖向地沿着电荷阻挡区中的个别者。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向位于沟道材料与存储材料之间。
[0017]
图5和6展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20和字线层22形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18上方和个别沟道开口25内沉积其相应薄层、随后将此类晶体管材料往回至少平坦化到堆叠18的最上部表面来形成。沟道材料36已竖向地沿着绝缘层20和字线层22形成于沟道开口25中，由此包括个别沟道材料串53。实例沟道材料36包含经适当掺杂的结晶半导体材料，如一或多种硅、锗和所谓的第iii族/第v族半导体材料(例如，gaas、inp、gap和gan)。材料30、32、34和36中的每一种的实例厚度是25到100埃。可如所展示进行冲孔蚀刻以从沟道开口25的基底去除材料30、32和34以暴露导电层16，使得沟道材料36直接抵靠导电层16的导电材料17。替代地且仅作为举例，可不进行冲孔蚀刻，且沟道材料36可通过单独的导电互连件(未展示)直接电耦合到材料17/19。沟道开口25展示为包括径向中心固体介电材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含固体材料(未展示)。
[0018]
参考图7到9，包括掩蔽材料27(例如，光刻胶)的掩模23已形成于堆叠18上方。掩模23包括水平伸长的沟槽开口28和操作性阵列通孔(tav)开口31。在本文件的上下文中，“操作性tav开口”是其中导电材料形成于堆叠中或将形成于堆叠中的开口，且其是在已制造或
正在制造的集成电路系统的成品构造中的不同高度处的电子组件之间的操作导电互连件。掩模23中的紧邻的水平伸长的沟槽开口28的可包括待形成于个别字线层22中的个别字线的纵向轮廓的纵向形状。实例操作性tav开口31展示为在沟槽开口28之间且进而在个别字线的纵向轮廓内且在沟道开口25的分组的末端处。可使用操作性tav开口31的替代放置。举例来说，可将一或多个操作性tav开口放置在沟道开口25的分组当中和/或任何字线轮廓外部的紧邻的沟槽开口28外部。
[0019]
参考图10到12，已使用掩模23(例如作为蚀刻掩模)，同时通过掩模23中的沟槽开口28和操作性tav开口31蚀刻堆叠18的未掩蔽部分以在堆叠18中形成水平伸长的沟槽开口40且在堆叠18中形成操作性tav开口33。理想地，至少tav开口33至少延伸到导电层16。在一个实施例中且如所展示，在由图10到12所例示的蚀刻之前，沟道开口和沟道材料串通过绝缘层和字线层形成。替代地，此类沟道材料开口和/或沟道材料串可在此类蚀刻(未展示)之后形成。无论如何，开口40和33可向内或向外逐渐变窄，其中展示了轻微向内逐渐变窄。替代地，举例来说，开口40和33的所有侧壁可为竖直的。
[0020]
在一些实施例中，牺牲插塞形成于堆叠18中的个别操作性tav开口33中和堆叠18中的个别沟槽开口40中且从其去除。下面参考图13到19描述实例此类处理。
[0021]
参考图13，已去除掩模23(未展示)。包括材料37的牺牲插塞35已形成于开口33和40中。材料37可以是绝缘、导电和/或半导电中的任一个，其中实例为al2o3。层15和22中的材料26可在形成插塞35(未展示)之前横向凹入。无论如何，且在一个实施例中，且如所展示，此类牺牲插塞不足以填充开口33和40，由此在此类插塞下方的此类开口中留下或包括空隙空间39。替代地，且仅作为举例，此类牺牲插塞可完全填充(未展示)相应开口。
[0022]
参考图14，牺牲掩蔽材料41(例如，碳)已形成于堆叠18顶上，且包括开口42，穿过所述开口到达操作性tav开口33中的牺牲插塞35，同时使牺牲插塞35留在经覆盖的沟槽开口40中。
[0023]
参考图15，已去除在操作性tav开口33(未展示)中的暴露的牺牲插塞35，随后去除牺牲掩蔽材料41(未展示)，从而将牺牲插塞35留在沟槽开口40中。
[0024]
参考图16，绝缘衬里43(例如，二氧化硅)已形成于操作性tav开口33内。
[0025]
参考图17，对绝缘衬里43进行冲孔蚀刻以暴露导电层16的导电材料17，随后在其中形成导电材料44，且将其往回至少平坦化到最上部绝缘层13的竖向最外表面，从而在堆叠18中的个别操作性tav开口33中形成操作性tav 45。在一个实施例中且如所展示，在堆叠18中的个别操作性tav开口33中形成导电材料44发生在堆叠18中的个别沟槽开口40中的至少所有下半部分完全闭塞时，且在如所展示的一个实施例中，发生在堆叠18中的全部个别沟槽开口40完全闭塞时。
[0026]
参考图18，绝缘体材料51(例如，二氧化硅)已形成在堆叠18顶上，且由此包括最上部绝缘层13的一部分。掩蔽材料46(例如，碳)已形成于其上方。这已形成为在其中具有掩模开口47，所述掩模开口47具有堆叠18中的沟槽开口40的对应轮廓。开口47可具有与沟槽开口40相同的横向宽度(未展示)或可比沟槽开口40更宽(如所展示)。无论如何且通常，开口47可相对于底层沟槽开口40与至少一侧未对准(展示与右侧未对准)。
[0027]
参考图19和20，且在一个实施例中，掩蔽材料46(未展示)已用作掩模，同时通过开口47(未展示)蚀刻绝缘体材料51，且在一个实施例中蚀刻到最上部绝缘层13中，且掩蔽材
料46(未展示)随后已从沟槽开口40去除为具有牺牲插塞35(未展示)。在一个实例中，蚀刻可完全穿过最上部绝缘层13进行到最上部导体层15的材料26。
[0028]
图20a、20b和20c分别展示替代实例构造10a、10b、10c。在适当时已使用来自上述实施例的相同标号，其中分别用后缀“a”、“b”、“c”指示一些构造差异。除为了展示掩蔽材料开口47(未展示)相对于沟槽开口40的不大可能完美的左右侧掩模对准以外，图20a中的构造10a与图20中的构造类似。图20b展示具有与图18中所展示相同的右侧掩模未对准的构造10b，但其中后续蚀刻仅部分发生在最上部绝缘层13中。图20c展示类似于图20a的替代实例构造的另一替代实例构造10c，其中已发生掩蔽材料开口47(未展示)的完美的左右侧掩模对准，且其中与图20b所展示的类似，仅在最上部绝缘层13中进行了后续部分蚀刻。
[0029]
参考图21和22，例如通过相对于材料24、30、32、34、36和38选择性地蚀刻此(例如，使用液体或蒸汽h3po4作为主要蚀刻剂，其中材料26是氮化硅且材料24是二氧化硅)，已去除字线层22和最上部导体层15的材料26(未展示)。这已形成字线层空隙90和最上部导体层空隙92。
[0030]
参考图23到25，传导材料48已经穿过沟槽40形成到字线层22中的字线层空隙中且形成到最上部导体层15中的最上部导体层空隙中。可在形成传导材料48之前形成薄绝缘材料衬里(例如，al2o3和hfo
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中的至少一个，且未展示)。无论如何，可使用任何合适的传导材料48，例如金属材料和导电掺杂的半导电材料中的一个或两个。仅在一个实例实施例中，传导材料48包括第一沉积共形氮化钛衬里(未展示)，随后沉积另一成分金属材料(例如，元素钨)。
[0031]
参考图26到29，已从个别沟槽40中移除传导材料48。此已引起字线29和个别晶体管和/或存储器单元56的竖向延伸串49的形成。晶体管和/或存储器单元56的大致位置在图29中用括号指示，而一些在图26和28中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。传导材料48可相对于沟槽开口40(未展示)内的材料24的侧壁横向凹入。传导材料48可视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图29)。在所描绘的实施例中，控制栅极区52包括个别字线29的个别部分。材料30、32和34可视为横向位于控制栅极区52与沟道材料36之间的存储器结构65。
[0032]
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件可在存储器单元中具有以下功能：在编程模式中，电荷阻挡件可阻止电荷载流子从存储材料(例如浮动栅极材料、电荷捕获材料等)传向控制栅极，且在擦除模式中，电荷阻挡件可阻止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用于阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。借助于另外的实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的界面可足以在不存在任何单独成分绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(如果存在)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外，可充当绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多个。
[0033]
参考图30到33，材料57(电介质和/或含硅的，如未掺杂的多晶硅)已形成于个别沟
槽40中，因此在堆叠18中的个别沟槽开口40中形成字线介入结构55(紧邻字线之间的结构)。
[0034]
可相对于上文所描述的实施例使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0035]
上述处理只是一个实例，且其中堆叠18中的个别操作性tav开口33中的导电材料44在堆叠18中形成字线介入结构55之前形成。替代地，这可以颠倒(未展示)。上述处理也只是一个实例，其中牺牲插塞35同时形成于个别操作性tav开口33中和个别沟槽开口40中，且仍在不同时间间隔的时间周期被去除。此类所描绘的处理也只是在去除个别沟槽开口40中的牺牲插塞35之前从个别操作性tav开口33去除牺牲插塞35的一个实例实施例，其中在去除沟槽开口40中的牺牲插塞55之前发生个别操作性tav开口33中的导电材料44的形成。替代地，这可以颠倒(未展示)。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0036]
在一个实施例中，可形成包括水平伸长的沟槽开口(例如，28)和操作性tav开口(例如，31)的掩模(例如，23)以包括虚设tav开口。在本文件的上下文中，“虚设tav开口”是其中虚设tav形成于堆叠中或将形成于堆叠中的开口，其中“虚设tav”是其中在成品电路构造中没有电流一直从其流过的tav，且其可以是即使延伸到电子组件或从电子组件延伸也不是电路的电流流动路径的一部分的电路不可操作盲端。作为实例，图7和8中所描绘的tav开口31中的一或多个可为虚设tav开口。替代地，虚设tav开口可形成于操作性tav开口当中的其它地方和/或任何字线的横向外部。无论如何，在此类实施例中，堆叠18的未掩蔽部分的此类蚀刻也将接着通过虚设tav开口进行，从而在堆叠18中形成虚设tav开口。此后一段时间，在堆叠中的虚设tav开口中的个别者中形成虚设材料。在此文件中，“虚设材料”是其中在成品电路系统构造中没有电流一直流动穿过的材料，而不管虚设材料是导电的、半导电的和/或绝缘的。在一个实施例中，此类虚设材料可包括导电材料44，所述导电材料44在导电材料44形成于堆叠中的操作性tav开口中的同时形成于个别虚设tav开口中。替代地，且作为实例，虚设材料可不包括此类导电材料44，其中在操作性tav开口33中形成导电材料44和在堆叠中的个别虚设tav开口中形成虚设材料发生在不同时间间隔的时间周期。任一者可在另一者之前形成，且在一个实施例中，在堆叠中的个别虚设tav开口中形成虚设材料之前，在堆叠18中的个别操作性tav开口中形成导电材料44。
[0037]
在一个实施例中，存储器阵列12形成为包括阵列下cmos电路系统。
[0038]
本发明的一些实施例包括在字线中的个别者的至少一侧上的交替的绝缘层和字线层中的绝缘层的最上部顶上或上方形成阶梯，其中字线介入结构在此阶梯顶上。参见例如根据上文所描述的实例实施例处理的图31到33。这展示了在堆叠18中的最上部绝缘层20顶上形成阶梯59(由于图31和32中的空间约束，因此仅在图33中指定)，其中阶梯59包括此类最上部绝缘层20的绝缘材料24。阶梯59可竖向凹入到此类绝缘材料(未展示)中，或可包括如所展示的此类绝缘材料的最上部表面。无论如何，字线介入结构55在阶梯59顶上。
[0039]
图33a、33b和33c分别展示可由分别如图20a、20b和20c所展示的处理替代构造10a、10b和10c产生的结构，且具有一或多个相应的阶梯59。因此，在一些实施例中，阶梯59在最上部绝缘层20上方，且在一些此类实施例中在最上部导体层15上方。在一些此类实施例中，所述阶梯在最上部绝缘层13的绝缘材料内。在一个实施例中，所述阶梯仅位于个别字
线29的一侧上且在另一实施例中位于个别字线29的两侧上。在一些实施例中，所述阶梯是水平的。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0040]
在一些实施例中，阶梯在最上部导体层(未展示)顶上，且包括导体层(未展示)的传导材料，例如可能发生在其中牺牲材料26不首先沉积的先栅处理中。在此类实例实施例中，阶梯可包括导体层的传导材料的最上部表面，或可竖向凹入到所述导体层的传导材料的最上部表面中。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0041]
本发明的一些实施例包括形成字线介入结构以包括相对横向外部纵向边缘，在所述最上部导体层上方的所述相对横向外部纵向边缘中的每一个的至少一些的总体陡峭度小于最上部导体层下方的相对横向外部纵向边缘。参考图34和35相对于构造10d描述此类实施例的第一实例。已在适当时使用来自上文所描述的实施例的相同标号，其中用后缀“d”或用不同标号指示一些构造差异。
[0042]
参考图34，这展示与第一所描述实施例中由图20所展示的处理序列相同的处理顺序中的结构。最上部绝缘层13的材料51和24的逐渐变窄/倾斜侧壁已经形成，且其整体陡峭度小于最上部导体层15下方。这可由于使用较宽掩模开口47(图18中)、右侧未对准和作为蚀刻以形成开口40的制品导致。替代地，此可由改变蚀刻功率和/或蚀刻化学物质以将一定程度的各向同性引入到蚀刻的动作中而产生，而不管是否使用比图18中所展示的更宽的掩模开口。
[0043]
图35展示了在第一所描述实施例中通过且根据由图33所展示的已发生的实例后续处理，其中还形成了字线介入结构55d。这包括相对横向外部纵向边缘70。在最上部导体层15上方的相对横向外部纵向边缘70中的每一个的至少一些的总体陡峭度小于最上部导体层15下方的相对横向外部纵向边缘70。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0044]
在一个实施例中且如所展示，最上部导体层15上方的相对横向外部纵向边缘70中的每一个的至少一些(例如，如所展示的所有)在最上部导体层15上方具有恒定斜率(随运行上升)。替代地，例如，在最上部导体层15上方的相对横向外部纵向边缘70中的每一个的至少一些可不具有恒定斜率，例如，如图42中相对于替代实施例构造10h所展示。已在适当时使用来自上文所描述实施例的相同标号，其中用后缀“h”指示一些构造差异。此展示其中最上部导体层15上方的相对横向外部纵向边缘70中的每一个相对于开口40凸状弯曲的实例。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0045]
图35还展示实例实施例，其中每一侧上的相对横向外部纵向边缘70中的每一者具有相应的最低位置75，其中陡度在最低位置75下方改变为不同且恒定的陡度，其中每一侧上的最低位置75相对于彼此处于不同高度(例如，左侧位置75高于右侧位置75)。这可由如图18所例示的掩蔽材料46中的掩模开口47的左侧或右侧掩模未对准引起。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0046]
图36和37展示替代实例构造10e。已在适当时使用来自上文所描述实施例的相同标号，其中用后缀“e”指示一些构造差异。图36和37展示完美的左右侧掩模对准，由此例如在字线介入结构55e的每一侧上的最低位置75e相对于彼此处于相同高度。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0047]
图38、39和图40、41分别展示类似替代实施例构造10f和10g。已在适当时使用来自上文所描述实施例的相同标号，其中分别用后缀“f”和“g”指示一些构造差异。图38和39展示实例实施例，其中发生了向右的轻微掩模未对准，且结构55f的最低位置75f在最上部绝缘层13内且相对于彼此处于不同高度。图40和41展示其中已发生完美掩模对准的替代实例实施例，其中结构55g的最低位置75g在最上部绝缘层13内且相对于彼此处于相同高度。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0048]
本发明的实施例涵盖与制造方法无关的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。类似地，上文所描述的方法实施例可并入且形成相对于装置实施例描述的属性中的任一个。存储器阵列实施例可由制造的制品产生，且无论如何，与不根据本发明的前趋构造相比，操作中可具有或不具有改变(例如，改进)。
[0049]
本发明的实施例包括存储器阵列(例如，12)，其包括竖直堆叠(例如，18)，所述竖直堆叠包括最上部绝缘层(例如，13)、所述绝缘层下方的最上部导体层(例如，15)，以及所述最上部导体层下方的交替的绝缘层(例如，20)和字线层(例如，22)。字线层包括个别存储器单元(例如，56)的栅极区(例如，52)。栅极区个别地包括字线层中的个别者中的字线(例如，29)的部分。沟道材料串(例如，53)竖向延伸穿过绝缘层和字线层。个别存储器单元包括横向位于栅极区中的个别者与沟道材料串的沟道材料(例如，36)之间的存储器结构(例如，65)。字线介入结构(例如，55、55a、55b、55c)延伸穿过紧邻字线之间的堆叠。阶梯(例如，59)在个别字线的至少一侧上的绝缘层的最上部顶上或上方。字线介入结构在所述阶梯顶上。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0050]
在一些实施例中，存储器阵列(例如，12)包括竖直堆叠(例如，18)，所述竖直堆叠包括最上部绝缘层(例如，13)、所述绝缘层下方的最上部导体层(例如，15)，以及所述最上部导体层下方的交替的绝缘层(例如，20)和字线层(例如，22)。字线层包括个别存储器单元(例如，56)的栅极区(例如，52)。栅极区个别地包括字线层中的个别者中的字线(例如，29)的部分。沟道材料串(例如，53)竖向延伸穿过绝缘层和字线层。个别存储器单元包括横向位于栅极区中的个别者与沟道材料串的沟道材料(例如，36)之间的存储器结构(例如，65)。字线介入结构(例如，55d、55e、55f、55g、55h)延伸穿过紧邻字线之间的堆叠。字线介入结构包括相对横向外部纵向边缘(例如，70)。在最上部导体层上方的相对横向外部纵向边缘中的每一个的至少一些的总体陡峭度小于最上部导体层下方的相对横向外部纵向边缘。可使用如本文相对于其它实施例所展示和/或所描述的任何其它属性或方面。
[0051]
上述处理或构造可视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统作为成品构造的部分也可形成于任何位置，且在一些实施例中可以在阵列下面(例如，阵列下cmos)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于在图中所展示或上文所描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中相对于彼此可以相同或不同。介入结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或介电层)。此外，不同堆叠/叠组可相对于彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或者两个或更多个堆叠/叠组可
以基本上同时制造。
[0052]
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
[0053]
此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“以下”、“在
…
下”、“在
…
下方”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的大体方向(即，在10度内)且可相对于在制造期间处理的衬底，且竖直是大体与其正交的方向。提及“恰好水平”是指沿着主衬底表面(即，与所述表面不形成度数)且在制造期间处理衬底可参照的方向。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平倾斜至少45
°
的方向。此外，相对于场效应晶体管“竖向延伸”、“竖向地延伸”、“水平延伸”、“水平地延伸”等等是参考晶体管的沟道长度的定向，电流在操作中沿着所述定向在源极/漏极区之间流动。对于双极结晶体管，“竖向延伸”、“竖向地延伸”、“水平延伸”、“水平地延伸”等等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10
°
内延伸。
[0054]
此外，“正上方”、“正下方”和“处于正下方”要求两个所陈述区/材料/组件相对彼此的至少一些横向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下”仅要求在另一所陈述区/材料/组件下方/下的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向内侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
[0055]
本文中所描述的材料、区和结构中的任一者可为均匀的或非均匀的，且无论如何在其所覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多种实例成分时，所述材料可包括此一或多种成分、主要由此一或多种成分组成或由此一或多种成分组成。另外，除非另行陈述，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
[0056]
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同成分的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文所描述的各种材料或区可具有基本上恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且此类材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同成分”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在所述材料或区不均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并不均匀的情况下，“不同成分”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，材料、区或结
构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在
……
上方”、“在
……
上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述的材料、区或结构相对彼此无物理触摸接触的构造。
[0057]
本文中，如果在正常操作中，电流能够从一个区
‑
材料
‑
组件连续流动到另一区
‑
材料
‑
组件，并且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区
‑
材料
‑
组件相对于彼此“电耦合”。另一电子组件可在所述区
‑
材料
‑
组件之间且电耦合到所述区
‑
材料
‑
组件。相比之下，当区
‑
材料
‑
组件称为“直接电耦合”时，直接电耦合的区
‑
材料
‑
组件之间没有介入的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
[0058]
本文中的导电/导体/传导材料中的任一个的成分可为金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。
[0059]
本文中，关于蚀刻、蚀刻、移除、移除、沉积、形成和/或形成的“选择性”是一种陈述材料相对于另一种陈述材料以按体积计至少2:1的比率起作用的此类作用。此外，选择性地沉积、选择性地生长或选择性地形成是以按体积计至少2:1的比率使一种材料相对于另一种或多种陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
[0060]
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
[0061]
结论
[0062]
在一些实施例中，用于形成存储器阵列和导电阵列通孔(tav)的方法包括形成包括竖直交替的绝缘层和字线层的堆叠。在堆叠上方形成包括水平伸长的沟槽开口和操作性tav开口的掩模。通过掩模中的沟槽开口和操作性tav开口对堆叠的未掩蔽部分进行蚀刻以在堆叠中形成水平伸长的沟槽开口且在堆叠中形成操作性tav开口。导电材料形成于堆叠中的操作性tav开口中以在堆叠中的操作性tav开口中的个别者中形成个别操作性tav。在堆叠中的沟槽开口中的个别者中形成字线介入结构。
[0063]
在一些实施例中，用于形成存储器阵列和导电阵列通孔(tav)的方法包括形成包括最上部导体层以及竖直交替的绝缘层和字线层的堆叠。最上部导体层和字线层包括第一材料，且绝缘层包括与第一材料成分不同的第二材料。穿过绝缘层和字线层形成沟道材料串。在堆叠上方形成包括水平伸长的沟槽开口和操作性tav开口的掩模。通过掩模中的沟槽开口和操作性tav开口对堆叠的未掩蔽部分进行蚀刻以在堆叠中形成水平伸长的沟槽开口且在堆叠中形成操作性tav开口。导电材料形成于堆叠中的操作性tav开口中以在堆叠中的操作性tav开口中的个别者中形成个别操作性tav。在堆叠中的操作性tav开口中形成导电材料之后去除第一材料以形成字线空隙和最上部导体层空隙。传导材料形成于字线层空隙中以包括个别字线且形成于最上部导体层空隙中。在形成传导材料之后，在堆叠中的沟槽开口的个别者中形成字线介入结构。
[0064]
在一些实施例中，存储器阵列包括竖直堆叠，所述竖直堆叠包括最上部绝缘层、所述绝缘层下方的最上部导体层，以及所述最上部导体层下方的交替的绝缘层和字线层。字线层包括个别存储器单元的栅极区，且栅极区个别地包括字线层中的个别者中的字线的部分。沟道材料串竖向延伸穿过绝缘层和字线层。个别存储器单元包括横向位于栅极区中的个别者与沟道材料串的沟道材料之间的存储器结构。字线介入结构延伸穿过紧邻字线之间
的堆叠。阶梯在字线中的个别者的至少一侧上的交替的绝缘层和字线层的绝缘层的最上部顶上或上方。字线介入结构在阶梯顶上。
[0065]
在一些实施例中，存储器阵列包括竖直堆叠，所述竖直堆叠包括最上部绝缘层、所述绝缘层下方的最上部导体层，以及所述最上部导体层下方的交替的绝缘层和字线层。字线层包括个别存储器单元的栅极区，且栅极区个别地包括字线层中的个别者中的字线的部分。沟道材料串竖向延伸穿过绝缘层和字线层。个别存储器单元包括横向位于栅极区中的个别者与沟道材料串的沟道材料之间的存储器结构。字线介入结构延伸穿过紧邻字线之间的堆叠。字线介入结构包括相对横向外部纵向边缘，且相对横向外部纵向边缘中的每一个的至少一些在最上部导体层上方且其总体陡峭度小于最上部导体层下方的相对横向外部纵向边缘。