一种高电子迁移率晶体管的制作方法

1.本实用新型属于半导体技术领域，具体涉及一种高电子迁移率晶体管。


背景技术：

2.以si、gaas等传统半导体材料为基础的器件由于受到材料本身属性的限制，在功率和耐击穿电压等器件指标上很难再有进一步的提高。近年来以ⅲ族氮化物为代表的新一代宽禁带半导体材料发展迅猛，具有宽带隙、高饱和电子漂移速度、高临界击穿场强、高热导率和化学性质稳定的优点，在毫米波、亚毫米波大功率电子器件领域极具发展潜力。gan材料作为宽禁带半导体材料的典型代表，非常适合制备高温、抗辐射、高工作频率和大功率器件，在航空航天、雷达、通信等领域得到了广泛应用，目前基于gan的hemt器件的研究是目前国际上的热点之一。
3.通常，gan的hemt(high electron mobility transistor，高电子迁移率晶体管)器件中的异质结结构为ga面algan/gan结构，由于极化效应，algan/gan界面处会形成面密度极高且具有较高迁移率的二维电子气(2deg)。尽管ga面algan/gan hemt器件具有诸多优势，但其仍存在如下缺点：要实现源极及漏极与2deg连接，需要通过阻值较大且禁带宽度较宽的algan势垒层，欧姆接触形成难度大，质量较差。


技术实现要素：

4.为了解决现有技术中存在的上述问题，本实用新型提供了一种高电子迁移率晶体管。本实用新型要解决的技术问题通过以下技术方案实现：
5.一种高电子迁移率晶体管，包括：
6.衬底层；
7.缓冲层，所述缓冲层位于所述衬底层上；
8.势垒层，所述势垒层位于所述缓冲层上，所述势垒层具有n面；
9.沟道层，所述沟道层位于所述势垒层上，所述沟道层具有n面；
10.源极、栅极、漏极，所述源极、所述漏极、所述栅极均位于所述沟道层上，且所述栅极位于所述源极和所述漏极之间，所述源极、所述漏极与所述沟道层之间为欧姆接触，所述栅极与所述沟道层之间为肖特基接触；
11.第一钝化层，所述第一钝化层位于所述沟道层上，且所述第一钝化层还位于所述源极和所述栅极之间；
12.第二钝化层，所述第二钝化层位于所述沟道层上，且所述第二钝化层还位于所述漏极和所述栅极之间。
13.在本实用新型的一个实施例中，所述衬底层的材料为蓝宝石、sic、si和gan中的任意一种。
14.在本实用新型的一个实施例中，所述缓冲层的材料为gan、aln、algan和ingan中的至少一种。
15.在本实用新型的一个实施例中，所述势垒层的材料为n面scaln，所述沟道层为n面gan。
16.在本实用新型的一个实施例中，所述势垒层的晶向为n面所述沟道层的晶向为n面
17.在本实用新型的一个实施例中，所述势垒层中的sc组分范围为0
‑
55％。
18.在本实用新型的一个实施例中，所述源极和所述漏极的材料均为ti/al/ni/au或者ti/al/pt/au。
19.在本实用新型的一个实施例中，所述栅极的材料为ni/au、pt/au、pd/au中的任意一种。
20.在本实用新型的一个实施例中，所述第一钝化层和所述第二钝化层的材料为sin、al2o3、aln中的任意一种。
21.在本实用新型的一个实施例中，所述高电子迁移率晶体管还包括插入层，所述插入层位于所述势垒层与沟道层之间。
22.本实用新型的有益效果：
23.本实用新型的高电子迁移率晶体管具有n面异质结，由于采用了具有n面的势垒层和具有n面的沟道层，势垒层在2deg下方，因此可以形成天然的背势垒，将2deg限制在界面处，同时由于源极与漏极直接与禁带宽度较小的沟道层接触，能够形成电阻较低且质量较高的欧姆接触。此外，本实用新型的高电子迁移率晶体管的2deg更靠近栅极，更容易被栅极控制，器件栅控能力更强。
24.以下将结合附图及实施例对本实用新型做进一步详细说明。
附图说明
25.图1是本实用新型实施例提供的一种高电子迁移率晶体管的结构示意图；
26.图2是本实用新型实施例提供的另一种高电子迁移率晶体管的结构示意图。
27.附图标记说明：
28.衬底层
‑
10；缓冲层
‑
20；势垒层
‑
30；沟道层
‑
40；源极
‑
50；栅极
‑
60；漏极
‑
70；第一钝化层
‑
80；第二钝化层
‑
90；插入层
‑
100。
具体实施方式
29.下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。
30.实施例一
31.请参见图1，图1是本实用新型实施例提供的一种高电子迁移率晶体管的结构示意图。本实施例提供一种高电子迁移率晶体管，该高电子迁移率晶体管包括衬底层10、缓冲层20、势垒层30、沟道层40、源极50、栅极60、漏极70、第一钝化层80、第二钝化层90，其中，缓冲层20位于衬底层10上，势垒层30位于缓冲层20上，且势垒层30具有n面，沟道层40位于势垒层30上，沟道层40具有n面，源极50、栅极60、漏极70均位于沟道层40上，且栅极60位于源极50和漏极70之间，源极50、漏极70与沟道层40之间为欧姆接触，栅极与沟道层之间为肖特基
接触，第一钝化层80位于沟道层40上，且第一钝化层80还位于源极50和栅极60之间，第二钝化层90位于沟道层40上，且第二钝化层80还位于栅极60和漏极70之间。
32.本实施例的高电子迁移率晶体管具有n面异质结，由于采用了具有n面的势垒层和具有n面的沟道层，势垒层在2deg下方，因此可以形成天然的背势垒，将2deg限制在界面处，同时由于源极与漏极直接与禁带宽度较小的沟道层接触，能够形成电阻较低且质量较高的欧姆接触。此外，本实施例的高电子迁移率晶体管的2deg更靠近栅极，更容易被栅极控制，器件栅控能力更强。
33.进一步地，衬底层10的材料可以为蓝宝石、sic、si和gan中的任意一种。
34.进一步地，缓冲层20的材料可以为gan、aln、algan和ingan中的任意一种，也可以为gan、aln、algan和ingan中的几种。
35.进一步地，势垒层30的材料为n面scaln，沟道层40为n面gan。
36.目前，对于现有技术中的hemt器件，因为2deg的波函数容易受到外加电场的影响，向衬底方向移动，导致2deg受到散射作用增强，迁移率下降，器件性能恶化，另外，若需要增加2deg的密度，一般会增大势垒层厚度，但通过增大势垒层厚度的方法所提升的2deg密度较为有限，再另外，因为algan与gan晶格常数不匹配，导致hemt器件材料中的缺陷较多，为器件带来性能衰减和可靠性的问题。
37.本实施例提供了一种具有n面gan/scaln异质结的高电子迁移率晶体管，由此可以克服ga面algan/gan hemt器件的上述问题，首先，由于本实施例采用scaln作为势垒层30的材料，因为scaln不但具有更高的极化常数，且可以与gan晶格有较好的匹配，因此能够在有效降低材料缺陷的同时极大提升2deg密度，其次，由于采用了n面gan/scaln异质结，势垒层30在2deg下方，由此可以形成天然的背势垒，从而将2deg限制在界面处，同时由于源极50与漏极70直接与禁带宽度较小的材料为gan的沟道层接触，能够较好形成电阻较低且质量较高的欧姆接触。此外，本实施例的高电子迁移率晶体管的2deg更靠近栅极60，更容易被栅极60控制，器件栅控能力更强。另外，本实施例的高电子迁移率晶体管的势垒层30为n面scaln，沟道层40为n面gan，由于采用scaln作为势垒层，可有效提高电流密度，降低器件缺陷密度，极大改善器件可靠性。
38.进一步地，势垒层30的晶向为n面沟道层40的晶向为n面
39.进一步地，势垒层30中的sc组分范围为0
‑
55％。
40.当势垒层30中的sc组分范围为0
‑
55％时，材料为scaln的势垒层30可以与材料为gan的沟道层40具有较好的晶格匹配，由此可以有效降低器件的缺陷，以避免器件出现性能衰减的现象，提高器件的可靠性，同时还能提升2deg的密度。
41.优选地，势垒层30中的sc组分为18％，当本实施例的高电子迁移率晶体管中的势垒层30材料为scaln、且sc组分为18％时，材料为scaln的势垒层30可以与材料为gan的沟道层40的晶格完全匹配，由此能够较为有效地降低材料缺陷的同时极大提升2deg密度，在sc组分为18％时2deg密度可提升3倍以上。
42.进一步地，源极和漏极的材料均为ti/al/ni/au或者ti/al/pt/au，ti/al/ni/au表示从下到上第一层为ti、第二层为al、第三层为ni、第四层为au，ti/al/pt/au表示从下到上第一层为ti、第二层为al、第三层为pt、第四层为au。
43.优选地，ti/al/ni/au的厚度为22/140/55/45nm，即材料为ti的第一层为22nm，材
料为al的第二层为140nm，材料为ni的第三层为55nm，材料为au的第四层为45nm。
44.优选地，ti/al/pt/au的厚度为22/140/55/45nm，即材料为ti的第一层为22nm，材料为al的第二层为140nm，材料为pt的第三层为55nm，材料为au的第四层为45nm。
45.本实施例的源极50与漏极70位于材料为gan的沟道层40之上，由此源极50与漏极70可以直接与禁带宽度较小的材料为gan的沟道层接触，这样能够形成电阻较低且质量较高的欧姆接触。
46.进一步地，栅极60的材料为ni/au、pt/au、pd/au中的任意一种，其中，ni/au表示从下到上第一层为ni、第二层为au，pt/au表示从下到上第一层为pt、第二层为au，pd/au表示从下到上第一层为pd、第二层为au。
47.进一步地，栅极60的厚度范围为120
‑
300nm。
48.本实施例的高电子迁移率晶体管的栅极60位于材料为gan的沟道层40之上，由此本实施例的高电子迁移率晶体管的2deg更靠近栅极60，因此2deg更容易被栅极60控制，器件栅控能力更强。
49.进一步地，第一钝化层80和第二钝化层90的材料为sin、al2o3、aln中的任意一种。
50.优选地，第一钝化层80和第二钝化层90的厚度范围为50
‑
100nm。
51.在一个具体实施例中，请参见图2，图2是本实用新型实施例提供的另一种高电子迁移率晶体管的结构示意图，本实施例的高电子迁移率晶体管还可以包括插入层100，插入层100位于势垒层30与沟道层40之间。本实施例通过在势垒层30与沟道层40之间添加一层插入层100，可以有效提高载流子迁移率。
52.进一步地，插入层100的材料可以为aln、inaln、algan中的任意一种，插入层100还可以为其它材料，本实施例对此不做具体限定。
53.本实施例提供了一种具有n面gan/scaln异质结的高电子迁移率晶体管，由此可以能克服ga面algan/gan hemt器件的上述问题，首先，由于本实施例采用scaln作为势垒层30的材料，因为scaln不但具有更高的极化常数，且可以与gan晶格完全匹配，因此能够在有效降低材料缺陷的同时极大提升2deg密度，其次，由于采用了n面gan/scaln异质结，势垒层30在2deg下方，由此可以形成天然的背势垒，从而将2deg限制在界面处，同时由于源极50与漏极70直接与禁带宽度较小的材料为gan的沟道层接触，能够较好形成电阻较低且质量较高的欧姆接触。此外，本实施例的高电子迁移率晶体管的2deg更靠近栅极60，更容易被栅极60控制，器件栅控能力更强。另外，本实施例的高电子迁移率晶体管的势垒层30为n面scaln，沟道层40为n面gan，由于采用scaln作为势垒层，可有效提高电流密度，降低器件缺陷密度，极大改善器件可靠性。
54.本实施例的势垒层30中的sc组分范围为0
‑
55％时，材料为scaln的势垒层30可以与材料为gan的沟道层40具有较好的晶格匹配，由此可以有效降低器件的缺陷，以避免器件出现性能衰减的现象，提高器件的可靠性，同时还能提升2deg的密度。尤其当势垒层30中的sc组分为18％，材料为scaln的势垒层30可以与材料为gan的沟道层40的晶格完全匹配，由此不仅可以有效地降低材料缺陷，同时可以将2deg密度提升3倍以上。
55.在本实用新型的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的
含义是两个或两个以上，除非另有明确具体的限定。
56.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
57.以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。