一种16T1C多输出GIP电路及其驱动方法与流程

一种16t1c多输出gip电路及其驱动方法
技术领域
1.本发明涉及面板技术领域，尤其涉及一种16t1c多输出gip电路及其驱动方法。


背景技术：

2.随着时代的发展与技术的进步，人们对手机等产品的外观要求也日趋挑剔，这就促进了电子类产品朝着轻、薄和省功耗的方向不断的发展。全面屏显示器不仅提升了产品的颜值，让产品的看上去更有科技感，并且让产品正面的面积可以容纳更大的屏幕，提升用户的视觉体验。所以说全面屏技术已经成为目前显示装置的一种流行趋势为了提高屏幕的屏占比，缩减屏幕的边框已经成为当前技术发展的必然趋势。在主动式矩阵液晶显示器(active matrix liquid crystal display)中每个像素具有一个tft，其栅极(gate)连接至水平方向扫描线，源极(drain)连接至垂直方向的资料线，而源极(source)則连接至像素电极。若在水平方向的某一条扫描线上施加足够的正电压，会使得該条线上所有的tft打开，此时该条线上的像素电极会与垂直方向的资料线连接，而将资料线上的视讯信号电压写入像素中，控制不同液晶的透光度进而达到控制色彩的效果。在对面板的扫描驱动进行设计时，传统技术采用的而是的cof和cog工艺，这种技术得到的产品不仅左右边框大，而且成本也高。而另一种新的gip技术即gate in panel，基本概念是将lcd panel的栅极驱动器集成在玻璃基板上，来代替由外接硅晶片的一种技术，不仅节省成本降低边框，同时也可以省去栅极方向绑定的工艺，对提升产能极为有利，并提高tft
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lcd面板的集成度。
3.gip技术减少了栅极驱动ic的使用量，降低了功耗和成本，同时能够使减小显示面板的边框，实现窄边框的设计，是一种值得重视技术。但是，目前的gip电路技术主流驱动方式是单级gip驱动一排像素的gate方式，并且存在随着使用时间的增长，gip电路中的tft vth（阈值电压）会产生漂移，从而造成gip失效的问题。


技术实现要素：

4.本发明的目的在于提供一种16t1c多输出gip电路及其驱动方法。
5.本发明采用的技术方案是：一种16t1c多输出gip电路，其包括晶体管t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15、t16和电容c1；t1的栅极连接gn
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4，t1的漏极连接q点，t1的源极连接vgh；t2的栅极连接q点，t2的漏极连接p点，t2的源极连接vgl；t3的栅极连接p点，t3的漏极连接q点，t3的源极连接vgl；t4的栅极连接q点，t4的漏极连接clkb，t4的源极连接t12的漏极；t5的栅极连接q点，t5的漏极连接ck9，t5的源极连接gn；t6的栅极连接q点，t6的漏极连接ck11，t6的源极连接gn 2；t7的栅极连接q点，t7的漏极连接ck13，t7的源极连接gn 4；
t8的栅极连接q点，t8的漏极连接ck15，t8的源极连接gn 6；t9的栅极连接gn 10(rst)，t9的漏极连接vgl，t9的源极连接q点；t10的栅极和源极分别连接clkb，t10的漏极连接p点；t11的栅极连接clk，t11的漏极连接p点，t9的源极连接vgl；t12的栅极连接p点，t12的漏极连接t4的源极，t12的源极连接vgl；t13的栅极连接p点，t13的漏极连接gn，t13的源极连接vgl；t14的栅极连接p点，t14的漏极连接gn 2，t14的源极连接vgl；t15的栅极连接p点，t15的漏极连接gn 4，t15的源极连接vgl；t16的栅极连接p点，t16的漏极连接gn 6，t16的源极连接vgl；c1的一极板连接q点，c1的另一极板连接t4的源极。
6.进一步地，gip驱动电路阵列设置于显示面板上，且位于所述显示面板的一侧。
7.进一步地，显示面板为oled显示面板或者lcd显示面板。
8.进一步地，还包括驱动ic，gn、gn 2、gn 4、gn 6与驱动ic连接。
9.进一步地，晶体管t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15、t16均为薄膜晶体管。
10.一种16t1c多输出gip电路的驱动方法，应用于所述的一种16t1c多输出gip电路，方法包括以下步骤：在预充期间t1，clk、stv/gn
‑
4和vgh为高电位，gn 10/rst、clkb、ck9、ck11、ck13、ck15和vgl保持低电位；在输出期间t2，具有四个输出阶段；在t2的第1阶段：clkb、ck9为高电位，并使得q点为高电位；clk、ck11、ck13、ck15和vgl维持在低电位；在t2的第2阶段：clkb、ck11为高电位，并使得q点为高电位；clk、ck9、ck13、ck15和vgl维持在低电位；在t2的第3阶段：clkb、ck13为高电位，并使得q点为高电位；clk、ck9、ck11、ck15和vgl维持在低电位；在t2的第4阶段：clkb、ck15为高电位，并使得q点为高电位；clk、ck9、ck11、ck13和vgl维持在低电位；在下拉输出期间t3，clk为高电位，并使得q点为高电位；clkb、ck9、ck11、ck13、ck15和vgl为低电位；在下拉q点阶段期间t4，clk和gn 10/rst为高电位，clkb、ck9、ck11、ck13、ck15和vgl保持低电位；在下拉维持期间t5， clkb为高电位，其余信号均为低电位。
11.本发明采用以上技术方案，为了进一步的缩减屏幕左右边框的大小，提高屏幕的屏占比，利用一级gip电路驱动四排像素，不仅缩减左右边框的大小，提高了屏幕的屏占比，同时利用该电路能够更有效的拉低和维持q点电位和gout输出电位，提高gip电路的稳定性。
附图说明
12.以下结合附图和具体实施方式对本发明做进一步详细说明；图1为本发明一种16t1c多输出gip电路的结构示意图；图2为本发明一种16t1c多输出gip电路的区块图；图3为本发明一种16t1c多输出gip电路的时序图；图4为本发明一种16t1c多输出gip电路的预充阶段示意图；图5为本发明一种16t1c多输出gip电路的输出阶段一示意图；图6为本发明一种16t1c多输出gip电路的输出阶段二示意图；图7为本发明一种16t1c多输出gip电路的输出阶段三示意图；图8为本发明一种16t1c多输出gip电路的输出阶段四示意图；图9为本发明一种16t1c多输出gip电路的下拉输出阶段示意图；图10为本发明一种16t1c多输出gip电路的下拉q点阶段示意图；图11为本发明一种16t1c多输出gip电路的下拉维持阶段示意图；图12为本发明一种16t1c多输出gip电路的仿真模拟结果。
具体实施方式
13.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图对本技术实施例中的技术方案进行清楚、完整地描述。
14.目前的gip电路技术主流驱动方式是一级gip驱动一排像素的gate方式，为了进一步的缩减屏幕左右边框的大小，提高屏幕的屏占比，本发明提出了一种16t1c多输出gip电路，利用一级gip电路驱动四排像素，不仅缩减左右边框的大小，提高了屏幕的屏占比，同时利用该电路能够更有效的拉低和维持q点电位和gout输出电位，提高gip电路的稳定性。
15.如图1至图12之一所示，本发明一种16t1c多输出gip电路，其包括晶体管t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15、t16和电容c1；t1的栅极连接gn
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4，t1的漏极连接q点，t1的源极连接vgh；t2的栅极连接q点，t2的漏极连接p点，t2的源极连接vgl；t3的栅极连接p点，t3的漏极连接q点，t3的源极连接vgl；t4的栅极连接q点，t4的漏极连接clkb，t4的源极连接t12的漏极；t5的栅极连接q点，t5的漏极连接ck9，t5的源极连接gn；t6的栅极连接q点，t6的漏极连接ck11，t6的源极连接gn 2；t7的栅极连接q点，t7的漏极连接ck13，t7的源极连接gn 4；t8的栅极连接q点，t8的漏极连接ck15，t8的源极连接gn 6；t9的栅极连接gn 10(rst)，t9的漏极连接vgl，t9的源极连接q点；t10的栅极和源极分别连接clkb，t10的漏极连接p点；t11的栅极连接clk，t11的漏极连接p点，t9的源极连接vgl；t12的栅极连接p点，t12的漏极连接t4的源极，t12的源极连接vgl；t13的栅极连接p点，t13的漏极连接gn，t13的源极连接vgl；t14的栅极连接p点，t14的漏极连接gn 2，t14的源极连接vgl；t15的栅极连接p点，t15的漏极连接gn 4，t15的源极连接vgl；
t16的栅极连接p点，t16的漏极连接gn 6，t16的源极连接vgl；c1的一极板连接q点，c1的另一极板连接t4的源极。
16.进一步地，gip驱动电路阵列设置于显示面板上，且位于所述显示面板的一侧。
17.进一步地，显示面板为oled显示面板或者lcd显示面板。
18.进一步地，还包括驱动ic，gn、gn 2、gn 4、gn 6与驱动ic连接。
19.进一步地，晶体管t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15、t16均为薄膜晶体管。
20.一种16t1c多输出gip电路的驱动方法，应用于所述的一种16t1c多输出gip电路，方法包括以下步骤：在预充期间t1，clk、stv/gn
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4和vgh为高电位，gn 10/rst、clkb、ck9、ck11、ck13、ck15和vgl保持低电位；在输出期间t2，具有四个输出阶段；在t2的第1阶段：clkb、ck9为高电位，并使得q点为高电位；clk、ck11、ck13、ck15和vgl维持在低电位；在t2的第2阶段：clkb、ck11为高电位，并使得q点为高电位；clk、ck9、ck13、ck15和vgl维持在低电位；在t2的第3阶段：clkb、ck13为高电位，并使得q点为高电位；clk、ck9、ck11、ck15和vgl维持在低电位；在t2的第4阶段：clkb、ck15为高电位，并使得q点为高电位；clk、ck9、ck11、ck13和vgl维持在低电位；在下拉输出期间t3，clk为高电位，并使得q点为高电位；clkb、ck9、ck11、ck13、ck15和vgl为低电位；在下拉q点阶段期间t4，clk和gn 10/rst为高电位，clkb、ck9、ck11、ck13、ck15和vgl保持低电位；在下拉维持期间t5， clkb为高电位，其余信号均为低电位。
21.下面就本发明的具体工作原理做详细说明：图1是本专利提出的16t1c多输出gip电路图： 在16t1c多输出gip电路中，共有16个tft和1个电容，分别由t5/t6/t7/t8输出gn/gn 2/gn 4/gn 6级扫描信号，实现一个gip电路驱动四排像素的目的。
[0022] 图2是本专利提出的16t1c多输出gip电路区块图： 在该gip电路中，主要分由3个模块组成，即由t1组成的预充模块a，由t5/t6/t7/t8和t4/c1输出和输出稳压模块b，由t2/t3/t9/t10/t11/t12/t13/t14/t15/t16组成的下拉和稳压模块c。
[0023]
图3是本专利gip电路的时序图：在该时序图中，将其分割为五个时间段，即预充期间、输出期间（在输出期间会有四个输出阶段）、下拉输出期间、下拉q点期间和下拉维持期间，每个阶段对应的tft工作状态不一，下面会有详细的的图文介绍。
[0024]
图4 16t1c预充阶段示意图：该示意图对应图3的t1时刻，此时clk、stv/gn
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4和vgh为高电位，gn 10/rst、clkb、ck9、ck11、ck13、ck15和vgl此时为低电位。t1打开，q点通过t1被vgh充至高电位，由于此时q点为高电位， t2/t4/t5/t6/t7/t8打开，gn/gn 2/gn 4/gn 6分别通过t5/t6/t7/t8/t9分别被ck9/ck11/ck13/ck15下拉维持在低电位，同时由于clk为
高电位t11被打开，p点通过t2和t10被vgl下拉维持在低电位。
[0025]
图5 16t1c输出阶段一示意图：该示意图对应图3的t2时刻1阶段，此时clkb、ck9和q点为高电位，clk、ck11、ck13、ck15和vgl此时为低电位。此时由于q点高电位，对应的t2/t4/t5/t6/t7/t8打开，p点通过t2被vgl下拉维持在低电位，由于此时clkb为高电位，c1的q点通过t4的输出的高电位被耦合至2h的高电位，此时由于ck9为高电位，gn通过t5输出高电位（q点为2h稳定了gn的输出），ck11、ck13和ck15为低电位，gn 2、gn 4和gn 6通过t6、t7和t8下拉维持在低电位。此时为输出阶段一，输出第一级gn高电位。
[0026]
图6 16t1c输出阶段二示意图：该示意图对应图3的t2时刻2阶段，此时clkb、ck11和q点为高电位，clk、ck9、ck13、ck15和vgl此时为低电位。此时由于q点高电位，对应的t2/t4/t5/t6/t7/t8打开，p点通过t2被vgl下拉维持在低电位，由于此时clkb为高电位，c1的q点通过t4的输出的高电位被耦合至2h的高电位，此时由于ck9为低电位，gn高电位通过t5被下拉至低电位，同时由于此时ck11为高电位，gn 2通过t6输出高电位（q点为2h稳定了gn 2的输出），ck13和ck15为低电位，gn 4和gn 6通过t7和t8下拉维持在低电位。此时为输出阶段二，输出第二级gn 2高电位。
[0027]
图7 16t1c输出阶段三示意图：该示意图对应图3的t2时刻3阶段，此时clkb、ck13和q点为高电位，clk、ck9、ck11、ck15和vgl此时为低电位。此时由于q点高电位，对应的t2/t4/t5/t6/t7/t8打开，p点通过t2被vgl下拉维持在低电位，由于此时clkb为高电位，c1的q点通过t4的输出的高电位被耦合至2h的高电位，此时由于ck11为低电位，gn 2高电位通过t6被下拉至低电位，同时由于此时ck13为高电位，gn 4通过t7输出高电位（q点为2h稳定了gn 4的输出），ck9和ck15为低电位，gn和gn 6通过t5和t8下拉维持在低电位。此时为输出阶段三，输出第三级gn 4高电位。
[0028]
图8 16t1c输出阶段四示意图：该示意图对应图3的t2时刻4阶段，此时clkb、ck15和q点为高电位，clk、ck9、ck11、ck13和vgl此时为低电位。此时由于q点高电位，对应的t2/t4/t5/t6/t7/t8打开，p点通过t2被vgl下拉维持在低电位，由于此时clkb为高电位，c1的q点通过t4的输出的高电位被耦合至2h的高电位，此时由于ck13为低电位，gn 4高电位通过t7被下拉至低电位，同时由于此时ck15为高电位，gn 6通过t8输出高电位（q点为2h稳定了gn 6的输出），ck9和ck11为低电位，gn和gn 2通过t5和t6下拉维持在低电位。此时为输出阶段四，输出第四级gn 6高电位。
[0029]
图9 16t1c下拉输出阶段示意图：该示意图对应图3的t3时刻，此时clk和q点为高电位，clkb、ck9、ck11、ck13、ck15和vgl此时为低电位。此时由于q点高电位，对应的t2/t4/t5/t6/t7/t8打开，p点通过t2和t11被vgl下拉维持在低电位，由于此时clkb为低电位，c1的q点通过t4的输出的低电位由原来耦合的2h电位降至h电位，此时由于ck9、ck11、ck13和ck15均为低电位，gn、gn 2、gn 4和gn 6分别通过t5、t6、t7和t8被下拉维持在低电位。
[0030]
图10 16t1c下拉q点阶段示意图：该示意图对应图3的t4时刻，此时clk和gn 10/rst为高电位，clkb、ck9、ck11、ck13、ck15和vgl此时为低电位。此时由于gn 10/rst为高电位，t9被打开，q点通过t9由vgl下拉至低电位，t11由于clk为高电位打开，p点通过t11被vgl下拉维持在低电位。
[0031]
图11 16t1c下拉维持阶段示意图：该示意图对应图3的t5时刻，此时clkb为高电位，其余信号均为为低电位。此时由于clkb为高电位，t10被打开，p点通过t10被clkb上拉至
高电位，由于p电位高电位，t3/t12/t13/t14/t15t/16均被打开，使得q点通过t3被vgl下拉维持在低电位，gn、gn 2、gn 4和gn 6分别通过t13、t14、t15和t16被vgl下拉维持在低电位。
[0032]
图12 16t1c仿真模拟结果示意图：该图表示采用该gip电路设计，p和q点能够稳定维持在相应的工作状态，输出信号gn、gn 2、gn 4和gn 6能够稳定的输出。
[0033]
本发明采用以上技术方案，为了进一步的缩减屏幕左右边框的大小，提高屏幕的屏占比，利用一级gip电路驱动四排像素，不仅缩减左右边框的大小，提高了屏幕的屏占比，同时利用该电路能够更有效的拉低和维持q点电位和gout输出电位，提高gip电路的稳定性。
[0034]
显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。通常在此处附图中描述和示出的本技术实施例的组件可以以各种不同的配置来布置和设计。因此，本技术的实施例的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。