具有主动中介层的半导体元件及其制备方法与流程

1.本公开主张2020年6月1日申请的美国正式申请案第16/889,218号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。


背景技术：

2.半导体元件已运用在各种电子应用上，像是个人电脑、手机、数码相机、以及其他的电子设备。半导体元件的尺寸不断微缩化，以满足对不断增长的计算能力的需求。但是，在微缩化的工艺期间会出现各种问题，这些问题不断地增加。因此，在提高品质、产率、性能和可靠性以及降低复杂度方面仍然存在挑战。
3.上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不形成本公开的现有技术，且上文的“现有技术”的任何说明均不应做为本公开的任一部分。


技术实现要素：

4.本公开的一实施例提供一种半导体元件，包括：一主动中介层，包括一可编程单元(programmable unit)；一第一存储器晶粒，位于该主动中介层上方且包括一存储单元；以及一第一逻辑晶粒，位于该主动中介层下方。该主动中介层、该第一存储器晶粒、和该第一逻辑晶粒电性耦合。
5.在一些实施例中，该半导体元件还包括位于该主动中介层中的多个基板穿孔(through substrate vias)。该主动中介层和该第一逻辑晶粒通过所述多个基板穿孔电性耦合。
6.在一些实施例中，该半导体元件还包括位于该主动中介层和第一逻辑晶粒之间的多个微凸块(micro
‑
bumps)。所述多个微凸块和所述多个基板穿孔电性耦合且所述多个微凸块和该第一逻辑晶粒电性耦合。
7.在一些实施例中，该半导体元件还包括位于该第一存储器晶粒中的多个基板穿孔。该主动中介层和该第一存储器晶粒通过所述多个基板穿孔电性耦合。
8.在一些实施例中，该半导体元件还包括位于该主动中介层和第一逻辑晶粒之间的多个微凸块。所述多个微凸块和所述多个基板穿孔电性耦合且所述多个微凸块和该主动中介层电性耦合。
9.在一些实施例中，每一个所述多个基板穿孔的一顶表面的一宽度介于约1μm到约22μm。
10.在一些实施例中，该半导体元件每一个所述多个基板穿孔的一深度介于约20μm到约160μm。
11.在一些实施例中，每一个所述多个基板穿孔的一深宽比介于约1：2到约1：35。
12.在一些实施例中，每一个所述多个基板穿孔包括位于该第一存储器晶粒中的一填料层以及围绕该填料层的一绝缘层。该填料层是由多晶硅、钨、铜、碳、纳米管、或焊锡合金
形成。该绝缘层是由氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetra
‑
ethyl ortho
‑
silicate)、聚对二甲苯(parylene)、环氧树脂、或聚对二甲苯(poly(p
‑
xylene))形成。
13.在一些实施例中，该半导体元件还包括一阻障层，位于该绝缘层和该填料层之间。该阻障层是由钽、氮化钽、钛、氮化钛、铼、硼化镍、或氮化钽/钽双层形成。
14.在一些实施例中，该半导体元件还包括一粘合层(adhesion layer)，位于该绝缘层和该填料层之间。该粘合层是由钛、钽、钛钨、或氮化锰形成。
15.在一些实施例中，该半导体元件还包括一种子层，位于该绝缘层和该填料层之间。该种子层具有介于约10nm到约40nm的一厚度。
16.在一些实施例中，该半导体元件还包括一重分布层，位于该主动中介层和该第一存储器晶粒之间。该主动中介层和该第一存储器晶粒通过该重分布层电性耦合。
17.在一些实施例中，该半导体元件还包括多个微凸块，位于该主动中介层和该第一存储器晶粒之间，其中该主动中介层和该第一存储器晶粒通过所述多个微凸块电性耦合。
18.在一些实施例中，该半导体元件还包括多个微柱(mico
‑
pillars)，位于该主动中介层和该第一存储器晶粒之间。该主动中介层和该第一存储器晶粒通过所述多个微柱电性耦合。
19.在一些实施例中，该半导体元件还包括多个微柱，位于该主动中介层和所述多个微凸块之间。该主动中介层和所述多个微柱电性耦合且所述多个微柱连接所述多个微凸块。
20.在一些实施例中，该半导体元件还包括一第二存储器晶粒，位于该第一存储器晶粒上方。该第一存储器晶粒和该第二存储器晶粒电性耦合。
21.在一些实施例中，该半导体元件还包括一第三存储器晶粒，位于该主动中介层上方且邻接该第一存储器晶粒。该第三存储器晶粒和该主动中介层电性耦合。
22.本公开的另一方面提供一种半导体元件的制备方法，包括：提供包括一可编程单元的一主动中介层；提供一第一逻辑晶粒并接合该主动中介层的一第一侧至该第一逻辑晶粒上；提供包括一存储单元的一第一存储器晶粒；以及接合该第一存储器晶粒至该主动中介层的一第二侧上。该主动中介层的该第二侧与该主动中介层的该第一侧平行。
23.在一些实施例中，该半导体元件的制备方法还包括形成多个微柱至该主动中介层的该第二侧上的一步骤。该第一存储器晶粒和该主动中介层通过所述多个微柱接合。
24.在一些实施例中，该半导体元件的制备方法还包括形成多个微凸块于该主动中介层的该第一侧上的一步骤。该主动中介层和该第一逻辑晶粒通过所述多个微凸块接合。
25.由于本公开的半导体元件的设计，第一存储器晶粒可以只包括多个存储单元。因此，可以简化第一存储器晶粒的制备。其结果，可以降低半导体元件的制备成本。此外，基板穿孔可以降低主动中介层、第一存储器晶粒、和第一逻辑晶粒之间的内连线长度以提高半导体元件的性能。
26.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。形成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可做为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
27.本公开各方面可配合以下附图及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
28.图1是根据本公开一实施例显示半导体元件的俯视示意图。
29.图2是根据本公开一实施例显示半导体元件的剖面示意图。
30.图3是根据本公开一实施例显示半导体元件的基板穿孔的剖面示意图。
31.图4是根据本公开一实施例显示半导体元件的可编程单元的剖面示意图。
32.图5是根据本公开一实施例显示半导体元件的存储单元的剖面示意图。
33.图6是根据本公开一实施例显示半导体元件的剖面示意图。
34.图7是根据本公开一实施例显示半导体元件的俯视示意图。
35.图8是根据本公开一实施例显示半导体元件的剖面示意图。
36.图9是根据本公开一实施例显示半导体元件的剖面示意图。
37.图10是根据本公开一实施例显示半导体元件的制备方法流程图表。
38.图11到图26是根据本公开一实施例显示半导体元件的制备流程的剖面示意图。
39.附图标记说明：
40.1a：半导体元件
41.1b：半导体元件
42.1c：半导体元件
43.1d：半导体元件
44.10：主动中介层
45.10fs：第一侧
46.10ss：第二侧
47.20：第一存储器晶粒
48.20fs：第一侧
49.20ss：第二侧
50.30：第一逻辑晶粒
51.40：第二存储器晶粒
52.50：第三存储器晶粒
53.60：方法
54.100：可编程单元
55.101：基板
56.103：第一隔离层
57.105：第二隔离层
58.107：第一主动区域
59.109：尖峰部分
60.109
‑
1：第一小平面
61.109
‑
3：第二小平面
62.111：栅极介电层
63.111
‑
1：覆盖部分
64.111
‑
3：平坦部分
65.113：栅极底部导电层
66.115：第一栅极间隔物
67.117：第二栅极间隔物
68.119：栅极顶部导电层
69.121：第一轻掺杂区域
70.123：第一掺杂区域
71.125：第一导电层
72.127：第一接触
73.129：第二接触
74.131：绝缘层
75.133：绝缘层
76.200：存储单元
77.201：基板
78.203：隔离层
79.205：字元线结构
80.205
‑
1：字元线介电层
81.205
‑
3：字元线电极
82.205
‑
5：字元线覆盖层
83.207：杂质区域
84.209：位元线接触
85.211：位元线
86.213：电容接触
87.215：电容结构
88.215
‑
1：电容底部电极
89.215
‑
3：电容介电层
90.215
‑
5：电容顶部电极
91.217：绝缘层
92.219：绝缘层
93.221：绝缘层
94.223：绝缘层
95.300：功能电路
96.501：基板穿孔
97.501
‑
1：绝缘层
98.501
‑
3：阻障层
99.501
‑
5：粘合层
100.501
‑
7：种子层
101.501
‑
9：填料层
102.501ss：侧表面
103.501ts：顶表面
104.503：微凸块
105.505
‑
1：重分布层
106.505
‑
3：重分布层
107.505
‑
5：重分布层
108.505
‑
7：重分布层
109.507：微柱
110.509：钝化层
111.511：第一载体层
112.513：第二载体层
113.d1：深度
114.ms1：存储器堆叠
115.s11：步骤
116.s13：步骤
117.s15：步骤
118.w1：宽度
119.w2：宽度
120.w3：宽度
121.w4：宽度
具体实施方式
122.以下公开提供许多不同的实施例或是例子来实行本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此限定本公开实施例的范围。例如，在描述中提及第一个部件形成于第二个部件“之上”或“上”时，其可能包括第一个部件与第二个部件直接接触的实施例，也可能包括两者之间有其他部件形成而没有直接接触的实施例。此外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间的关系。
123.此外，此处用到与空间相关的用词，例如：“在
……
下方”、“下方”、“较低的”、“之上”、“较高的”、及其类似的用词为了便于描述附图中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖附图所描绘的方位的外的使用中或操作中的元件的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
124.应理解的是，当一个元件或层被称为“连接到”或“耦合到”另一个元件或层时，它可以是直接连接或耦合到另一个元件或层，或者可能存在中间元件或层。
125.应理解的是，尽管本文可以使用第一、第二等用词来描述各种元件，但是这些元件不应受到这些用词的限制。除非另有说明，否则这些用词仅用于区分一个元件与另一个元件。因此，例如，在不脱离本公开的启示的情况下，以下讨论的第一元件、第一组件或第一部
分可以被称为第二元件、第二组件或第二部分。
126.除非上下文另外指出，否则本文在提及方位、布局、位置、形状、尺寸、数量或其他量度时所使用像是“相同”、“相等”、“平面”或“共平面”的用词不一定表示完全相同的方位、布局、位置、形状、尺寸、数量或其他量度，而是旨在涵盖在例如由于制造工艺而产生的在可接受变化范围内几乎相同的方位、布局、位置、形状、尺寸、数量或其他量度。本文中可以使用用词“实质上(substantially)”来反映此含义。举例而言，被描述为“实质上相同”、“实质上相等”或“实质上平面”的项目可以正好相同、相等或平面，或者在例如由于制造工艺而产生的在可接受变化范围内可相同、相等或平面。
127.应注意的是，修饰本公开所采用的成分、组分、或反应物的用量的用词“约”是指例如通过用于制备浓缩液或溶液的典型测量和液体处理程序可能产生的数量变化。此外，可能由于测量程序的疏忽错误、制造组合物或实施方法所使用成分的制造、来源或纯度上的差异而产生变化。一方面，用词“约”是指在报告数值的10％以内。另一方面，用词“约”是指在报告数值的5％以内。又，另一方面，用词“约”是指在报告数值的10、9、8、7、6、5、4、3、2、或1％之内。
128.在本公开中，半导体元件通常是指可以通过利用半导体特性来发挥功用的元件，并且电光元件、发光显示元件、半导体电路、和电子元件都包括在半导体元件的类别中。
129.应注意的是，在本公开的描述中，上方(above)或上(up)对应于方向z的箭头方向，下方(below)或下(down)对应相反于方向z的箭头方向。
130.图1是根据本公开一实施例显示半导体元件1a的俯视示意图。图2是根据本公开一实施例显示半导体元件1a的剖面示意图。图3是根据本公开一实施例显示半导体元件1a的基板穿孔501的剖面示意图。图4是根据本公开一实施例显示半导体元件1a的可编程单元100的剖面示意图。图5是根据本公开一实施例显示半导体元件1a的存储单元200的剖面示意图。
131.参照图1和图2，半导体元件1a可以包括主动中介层10、第一存储器晶粒20、第一逻辑晶粒30、基板穿孔501、和微凸块503。
132.参照图1和图2，主动中介层10、第一存储器晶粒20、和第一逻辑晶粒30可以垂直地排列并且彼此电性耦合。具体地，第一存储器晶粒20可以设置在主动中介层10上方。主动中介层10可以设置在第一逻辑晶粒30上方。主动中介层10的宽度w1(或尺寸)可以大于第一存储器晶粒20的宽度w2(或尺寸)。第一逻辑晶粒30的宽度w3(或尺寸)可以等于或大于主动中介层10的宽度w1。
133.参照图1和图2，第一存储器晶粒20可以包括在俯视透视图中(为清楚起见未显示在图1)以阵列图案排列的多个存储单元200(为清楚起见在图2只显示一个存储单元200)。在一些实施例中，存储单元200也可以包括感测放大电路、选择电路、均衡电路、或子字元线驱动电路。
134.应注意的是，在一些实施例中，第一存储器晶粒20可以不包括可程序电路、存储器控制电路、解码电路、修复电路、位址缓冲电路、时钟产生电路(clock generator circuits)、直流产生电路(direct current(dc)generator circuits)、或输入和输出(i/o)缓冲电路。前述电路可以位于主动中介层10或第一逻辑晶粒30中并且电性耦合至第一存储器晶粒20。由于第一存储器晶粒20可以只包括所述多个存储单元200，所以可以简化第一
存储器晶粒20的制备。因此，可以降低第一存储器晶粒20的制备成本。
135.参照图1和图2，主动中介层10可以包括可编程单元100(为清楚起见在图2只显示两个可编程单元100)。可编程单元100可以是电子保险丝(e
‑
fuse)、反保险丝(anti
‑
fuse)、或冗余电路(redundancy circuit)，但不限于此。在一些实施例中，主动中介层10也可以包括可程序电路、存储器控制电路、解码电路、修复电路、位址缓冲电路、时钟产生电路、直流产生电路、i/o缓冲电路、系统i/o电路、电源管理电路、测试电路、或监控电路。
136.参照图1和图2，第一逻辑晶粒30可以包括功能电路300(为了清楚起见在图2只显示两个功能电路300)以处理用于操作控制半导体元件1a的数字数据。在一些实施例中，第一逻辑晶粒30也可以包括可程序电路、存储器控制电路、解码电路、修复电路、位址缓冲电路、时钟产生电路、直流产生电路、i/o缓冲电路、系统i/o电路、电源管理电路、测试电路、或监控电路。
137.参照图1和图2，可以将基板穿孔501分别对应地设置在主动中介层10和第一存储器晶粒20中。设置在第一存储器晶粒20中的基板穿孔501的底表面可以与第一存储器晶粒20面向主动中介层10的表面实质上(substantially)共平面。设置在主动中介层10中的基板穿孔501的底表面可以与主动中介层10面向第一逻辑晶粒30的表面实质上共平面。
138.参照图2和图3，微凸块503可以分别对应地设置在主动中介层10和第一存储器晶粒20之间以及主动中介层10和第一逻辑晶粒30之间。在一些实施例中，微凸块503可以连接基板穿孔501的底表面。主动中介层10、第一存储器晶粒20、和第一逻辑晶粒30可以通过基板穿孔501和微凸块503垂直堆叠。微凸块503可以由例如铜、镍、锡、银、前述的合金、或前述的组合形成。在一些实施例中，每一个微凸块503可以是从底部到顶部包括第一层、第二层、和第三层的堆叠层。第一层可以由铜形成且可以具有介于约1μm到约3μm的厚度。第二层可以由镍形成且可以具有介于约1μm到约3μm的厚度。第三层可以由锡银合金形成且可以具有介于约3μm到约7μm的厚度。
139.为了便于描述，只描述一个基板穿孔501。参照图2和图3，基板穿孔501的顶表面501ts可以具有介于约1μm到约22μm的宽度w4。基板穿孔501可以具有介于约20μm到约160μm的深度d1。在一些实施例中，基板穿孔501可具有介于约1：2到约1：35的深宽比。在一些实施例中，基板穿孔501的顶表面501ts与基板穿孔501的侧表面501ss之间的角度α可以介于约83度到约90度。
140.参照图2和图3，基板穿孔501可以包括绝缘层501
‑
1、阻障层501
‑
3、粘合层501
‑
5、种子层501
‑
7、和填料层501
‑
9。填料层501
‑
9可以设置在第一存储器晶粒20中(或主动中介层10中)。例如，填料层501
‑
9可以设置在第一存储器晶粒20的基板201中。填料层501
‑
9的顶表面可以与基板201的顶表面实质上共平面。填料层501
‑
9的底表面可以与基板201的底表面实质上共平面。填料层501
‑
9可以由例如多晶硅、钨、铜、碳纳米管、或焊锡合金形成。
141.参照图2和图3，种子层501
‑
7可以围绕填料层501
‑
9的侧表面。种子层501
‑
7可以由例如铜形成。种子层501
‑
7可以具有介于约10nm到约40nm的厚度。种子层501
‑
7可以在形成基板穿孔501的期间降低基板穿孔的电阻率。
142.参照图2和图3，粘合层501
‑
5可以围绕种子层501
‑
7的侧表面。粘合层501
‑
5可以由例如钛、钽、钛钨、或氮化锰形成。粘合层501
‑
5可以改善种子层501
‑
7和阻障层501
‑
3之间的黏合性。
glass)、或前述的组合，但不限于此。绝缘层131、133可以由不同的材料形成，但不限于此。
151.参照图2和图4，尖峰部分109可以设置在第一主动区域107上和绝缘层131中。尖峰部分109可以具有三角形的剖面轮廓并且可以包括彼此相交的第一小平面(faceted plane)109
‑
1和第二小平面109
‑
3。基板101的顶表面与第一小平面109
‑
1之间的角度可以介于约50度到约60度。第一小平面109
‑
1和第二小平面109
‑
3可以具有晶体取向<111>。在一些实施例中，尖峰部分109可具有菱形、五边形、或具有多于五个侧边的形状的剖面轮廓。尖峰部分109可以由例如硅、锗、硅锗、碳化硅、碳化硅锗、镓、砷化镓、砷化铟、磷化铟、或其他iv
‑
iv、iii
‑
v或ii
‑
vi族半导体材料形成。
152.参照图2和图4，栅极介电层111可以设置在第一小平面109
‑
1和基板101上。栅极介电层111可以设置在绝缘层131中。栅极介电层111可以包括覆盖(capping)部分111
‑
1和两个平坦部分111
‑
3。覆盖部分111
‑
1可以设置在第一小平面109
‑
1和第二小平面109
‑
3上。两个平坦部分111
‑
3可以分别对应地连接到覆盖部分111
‑
1的两端。两个平坦部分111
‑
3可以设置在基板101上。两个平坦部分111
‑
3的其中一个的一部分可以设置在第一隔离层103上。两个平坦部分111
‑
3的厚度可以大于或等于覆盖部分111
‑
1的厚度。在一些实施例中，两个平坦部分111
‑
3的厚度可以大于覆盖部分111
‑
1的厚度。
153.在一些实施例中，栅极介电层111可以由例如氧化硅形成。在一些实施例中，栅极介电层111可以由例如高介电常数(k)介电材料形成，像是金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、或前述的组合。具体地，栅极介电层111可以由氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化镧铪、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇、锶钛氧化物、钡钛氧化物、钡锆氧化物、镧硅氧化物、铝硅氧化物、氧化铝、氮化硅、氮氧化硅、氧化氮化硅、或前述的组合。在一些实施例中，栅极介电层111可以是多层结构，其包括例如一层氧化硅和另一层高介电常数(k)介电材料。
154.参照图2和图4，栅极底部导电层113可以设置在栅极介电层111上和绝缘层131中。栅极底部导电层113可以由例如像是多晶硅、多晶硅锗、或前述的组合的导电材料形成。在一些实施例中，栅极底部导电层113可以掺杂有像是磷、砷、锑、或硼的掺杂物。
155.参照图2和图4，第一栅极间隔物115和第二栅极间隔物117可以设置在栅极底部导电层113的侧壁和栅极介电层111的侧壁上。第一栅极间隔物115和第二栅极间隔物117可以设置在绝缘层131中。第一栅极间隔物115可以设置在第一主动区域107上。第二栅极间隔物117可以设置在第一隔离层103上。第一栅极间隔物115和第二栅极间隔物117可以由例如氧化硅、氮化硅、或其类似材料形成。
156.参照图2和图4，栅极顶部导电层119可以设置在栅极底部导电层113上和绝缘层131中。栅极顶部导电层119可以具有介于约2nm到约20nm的厚度。栅极顶部导电层119可以由例如硅化钛、硅化镍、硅化镍铂、硅化钽、或硅化钴形成。
157.参照图2和图4，第一轻掺杂区域121可以设置在第一栅极间隔物115下方和第一主动区域107中。第一轻掺杂区域121可以与第一隔离层103相对。在一些实施例中，第一轻掺杂区域121可以掺杂有像是磷、砷、或锑的掺杂物，并且可以具有第一电气类型。在一些实施例中，第一轻掺杂区域121可以掺杂有像是硼的掺杂物，并且可以具有第二电气类型。
158.参照图2和图4，第一掺杂区域123可以设置在第一主动区域107中并且邻接第一轻
可以具有介于约50nm到约500nm的厚度。
168.参照图2和图5，字元线覆盖层205
‑
5可以设置在字元线电极205
‑
3上。字元线覆盖层205
‑
5的顶表面可以与基板201的顶表面齐平。字元线覆盖层205
‑
5可以由例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、经氟化物掺杂的硅酸盐、或其类似材料形成。
169.参照图2和图5，杂质区域207可以设置在基板201的上部分中。杂质区域207可以设置在两个字元线结构205之间并且设置在两个字元线结构205和隔离层203之间。杂质区域207可以掺杂有像是磷、砷、或锑的掺杂物。
170.参照图2和图5，绝缘层217、219、221、223可以堆叠在基板201上。绝缘层217、219、221、223可以由与绝缘层131相同的材料形成，但不限于此。
171.参照图2和图5，位元线接触209可以设置在绝缘层217中。位元线接触209可以设置在杂质区域207上并且电性连接到设置在两个字元线结构205之间的杂质区域207。位元线接触209可以由例如经掺杂的多晶硅、金属、或金属硅化物形成。
172.参照图2和图5，位元线211可以设置在绝缘层219中。位元线211可以设置在位元线接触209上并且电性连接到位元线接触209。位元线211可以由例如经掺杂的多晶硅、铜、镍、钴、铝、钨、或前述的组合形成。
173.参照图2和图5，电容接触213可以设置为穿过绝缘层217、219、221。电容接触213可以分别对应地设置在杂质区域207上并且电性连接到设置在两个字元线结构205和隔离层203之间的杂质区域207。电容接触213可以由例如经掺杂的多晶硅、钛、氮化钛、钽、氮化钽、钨、铜、铝、或铝合金形成。
174.参照图2和图5，电容结构215可以设置在绝缘层223中并且分别对应地设置在电容接触213上。电容结构215可以电性连接到电容接触213。电容结构215可以包括电容底部电极215
‑
1、电容介电层215
‑
3、和电容顶部电极215
‑
5。
175.参照图2和图5，电容底部电极215
‑
1可以向内设置在绝缘层223中。电容底部电极215
‑
1的底表面可以分别对应地接触电容接触213的顶部表面。电容底部电极215
‑
1可以由例如经掺杂的多晶硅、金属、或金属硅化物形成。电容介电层215
‑
3可以设置在电容底部电极215
‑
1上并覆盖绝缘层223的顶表面。电容介电层215
‑
3可以由包括具有介电常数为约4.0或更大的绝缘材料的单层形成。电容介电层215
‑
3可以具有介于约1埃到约100埃的厚度。可替代地，在另一实施例中，电容介电层215
‑
3可以由氧化硅、氮化硅、和氧化硅形成的堆叠层形成。电容顶部电极215
‑
5可以设置在电容介电层215
‑
3上。电容顶部电极215
‑
5可以由例如经掺杂的多晶硅或金属形成。
176.图6是根据本公开一实施例显示半导体元件1b的剖面示意图。图7是根据本公开一实施例显示半导体元件1c的俯视示意图。图8是根据本公开一实施例显示半导体元件1c的剖面示意图。图9是根据本公开一实施例显示半导体元件1d的剖面示意图。
177.参照图6，在半导体元件1b中，第二存储器晶粒40可以设置在第一存储器晶粒20上。第二存储器晶粒40和第一存储器晶粒20可以通过基板穿孔501和微凸块503电性耦合。第二存储器晶粒40可以具有与第一存储器晶粒20相似的结构。第一存储器晶粒20和第二存储器晶粒40一起形成存储器堆叠ms1。存储器堆叠ms1可以增加半导体元件1b的带宽，并且可以提高半导体元件1b的功率效率。应注意的是，可以堆叠更多的存储器晶粒以形成设置在主动中介层10上的存储器堆叠。
178.参照图7和图8，在半导体元件1c中，第三存储器晶粒50可以设置在主动中介层10上并且与第一存储器晶粒20相邻。第三存储器晶粒50可以具有与第一存储器晶粒20相似的结构。第三存储器晶粒50和主动中介层10可以通过基板穿孔501和微凸块503电性耦合。第三存储器晶粒50和第一存储器晶粒20可以通过主动中介层10电性耦合。
179.参照图9，在半导体元件1d中，重分布层505
‑
1、505
‑
3、505
‑
5、505
‑
7可以分别对应地设置在主动中介层10与第一存储器晶粒20之间以及主动中介层10与第一逻辑晶粒30之间。
180.具体地，重分布层505
‑
1、505
‑
3、505
‑
5、505
‑
7可以分别设置在第一存储器晶粒20的底表面上、主动中介层10的顶表面上、主动中介层10的底表面上、和第一逻辑晶粒30的顶表面上。重分布层505
‑
1可设置在第一存储器晶粒20中的基板穿孔501与主动中介层10和第一存储器晶粒20之间的微凸块503之间。重分布层505
‑
3可设置在主动中介层10和设置在主动中介层10与第一存储器晶粒20之间的微凸块503之间。重分布层505
‑
5可以设置在主动中介层10和设置在主动中介层10和第一逻辑晶粒30之间的微凸块503之间。重分布层505
‑
7可以设置在第一逻辑晶粒30和设置在主动中介层10和第一逻辑晶粒30之间的微凸块503之间。重分布层505
‑
1、505
‑
3、505
‑
5、505
‑
7可以电性耦合至主动中介层10、第一存储器晶粒20、第一逻辑晶粒30、基板穿孔501、和微凸块503。
181.参照图9，微柱507可以设置在重分布层505
‑
3与设置在主动中介层10和第一存储器晶粒20之间的微凸块503之间。微柱507可以电性耦合至微凸块503和重分布层505
‑
3。每一个微柱507可以是从底部到顶部包括第一层、第二层、和第三层的堆叠层。第一层可以由铜形成且可以具有介于约1μm到约5μm的厚度。第二层可以由镍形成且可以具有介于约1μm到约3μm的厚度。第三层可以由金形成且可以具有介于约0.05μm到约0.2μm的厚度。
182.参照图9，钝化层509可以设置在主动中介层10和重分布层505
‑
5之间。设置在主动中介层10中的基板穿孔501可以穿透钝化层509并连接重分布层505
‑
5。钝化层509可以由例如氮化硅形成。
183.重分布层505
‑
1、505
‑
3、505
‑
5、505
‑
7可以从基板穿孔501将电性连接重新布线到较大的接合垫(bond
‑
pads)，以最小化与基板穿孔501和微凸块503或微柱507之间完美对准相关的挑战，并且扇出(fan out)及/或扩大晶粒间(inter
‑
die)的连接。除了放宽与连接间距和尺寸相关的约束之外，重分布层505
‑
1、505
‑
3、505
‑
5、505
‑
7也可以减少基板穿孔501的插入损耗，同时也可以改善信号传输和可靠性。
184.应注意的是，用词“形成(forming)”、“形成(formed)”、和“形式(form)”可以表示并且包括创造、构建(building)、图案化、植入、或沉积元件、掺杂物、或材料的任何方法。形成方法的示例可以包括但不限于原子层沉积(atomic layer deposition)、化学气相沉积(chemical vapor deposition)、物理气相沉积(physical vapor deposition)、溅镀(sputtering)、共溅镀(co
‑
sputtering)、旋涂(spin coating)、扩散、沉积、生长、植入(implantation)、光刻(photolithography)、干蚀刻、和湿蚀刻。
185.图10是根据本公开一实施例显示半导体元件1d的制备方法60流程图表。图11到图26是根据本公开一实施例显示半导体元件1d的制备流程的剖面示意图。
186.参照图10和图11，在步骤s11，可以提供主动中介层10。
187.参照图11，主动中介层10可以包括多个可编程单元100、第一侧10fs、和第二侧
10ss。第一侧10fs和第二侧10ss可以彼此平行。所述多个可编程单元100可以相邻于第二侧10ss形成。基板穿孔501可以形成在主动中介层10中并且相邻于第一侧10fs形成。在一些实施例中，可以在形成所述多个可编程单元100之前形成基板穿孔501。在一些实施例中，可以在形成所述多个可编程单元100的期间形成基板穿孔501。在一些实施例中，可以在形成所述多个可编程单元100之后形成基板穿孔501。
188.参照图10及图12至图19，在步骤s13，可以提供第一逻辑晶粒30，并且可以接合主动中介层10至第一逻辑晶粒30上。
189.参照图12，可以形成重分布层505
‑
3于主动中介层10的第二侧10ss上。重分布层505
‑
3可以电性耦合至主动中介层10。可以形成多个微柱507于重分布层505
‑
3上。换句话说，所述多个微柱507可以与主动中介层10相对，并且在其间插入有重分布层505
‑
3。
190.参照图13，可以接合第一载体层511至重分布层505
‑
3上并覆盖微柱507。随后，可以将中间半导体元件上下翻转以使主动中介层10的第一侧10fs面朝上。可以从顶部对中间半导体元件进行移除工艺以减少主动中介层10的厚度并暴露出基板穿孔501的端部。基板穿孔501的端部可以从主动中介层10的第一侧10fs突出。移除工艺可以包括像是化学机械研磨的平坦化工艺以及像是湿蚀刻的蚀刻工艺。
191.参照图14，钝化层509可以形成为覆盖主动中介层10的第一侧10fs和基板穿孔501的端部。钝化层509可以防止基板穿孔501的端部被氧化。
192.参照图15，可以进行像是化学机械研磨的平坦化工艺，以为随后的工艺步骤提供实质上平坦的表面。在平坦化工艺之后，基板穿孔501和钝化层509可以实质上共平面。在平坦化工艺之后，可以暴露出部分的基板穿孔501。
193.参照图16，可以形成重分布层505
‑
5于钝化层509和基板穿孔501上。重分布层505
‑
5可以电性耦合至基板穿孔501。随后，可以形成微凸块503于重分布层505
‑
5上。微凸块503可以电性耦合至重分布层505
‑
5。
194.参照图17，可以进行分离工艺以将第一载体层511和主动中介层10分离。可以通过向中间半导体元件施加紫外光或热源来进行分离工艺。分离工艺之后，可以暴露出微柱507。
195.参照图18，可以提供第一逻辑晶粒30。可以形成重分布层505
‑
7于第一逻辑晶粒30上。重分布层505
‑
7可以电性耦合至第一逻辑晶粒30。可以将图17中的主动中介层10翻转回去以使主动中介层10的第一侧10fs面朝下。由于主动中介层10和第一逻辑晶粒30是分别制备的，因此可以在图17所示的主动中介层10的制备之前/期间/之后制备第一逻辑晶粒30。
196.参照图19，可以进行接合工艺以将微凸块503接合到重分布层505
‑
7上。主动中介层10和第一逻辑晶粒30可以通过基板穿孔501、微凸块503、和重分布层505
‑
5、505
‑
7电性耦合。可以通过将热源施加到中间半导体元件来进行接合工艺。
197.参照图10及图20至图26，在步骤s15，可以提供第一存储器晶粒20，并且可以接合第一存储器晶粒20至主动中介层10上。
198.参照图20，可以提供第一存储器晶粒20。第一存储器晶粒20可以包括多个存储单元200、第一侧20fs、和第二侧20ss。第一侧20fs和第二侧20ss可以彼此平行。所述多个存储单元200可以相邻于第一存储器晶粒20的第一侧20fs形成。基板穿孔501可以形成于第一存储器晶粒20中并且相邻于第一存储器晶粒20的第二侧20ss。在一些实施例中，可以在形成
存储单元200之前形成基板穿孔501。在一些实施例中，可以在形成所述多个存储单元200的期间形成基板穿孔501。在一些实施例中，可以在形成所述多个存储单元200之后形成基板穿孔501。
199.参照图21，可以将第二载体层513接合到第一存储器晶粒20的第一侧20fs上。随后，可以将中间半导体元件上下颠倒以使第一存储器晶粒20的第二侧20ss面朝上。
200.参照图22，可以进行像是化学机械研磨的平坦化工艺，以为随后的工艺步骤提供实质上平坦的表面。在平坦化工艺之后，可以暴露出部分的基板穿孔501。在一些实施例中，可以在第一存储器晶粒20的第二侧20ss上进行与图13到图15所示类似的步骤，并且可以形成钝化层(未显示)于第一存储器晶粒20的第二侧20ss上。
201.参照图23，可以形成重分布层505
‑
1于第一存储器晶粒20的第二侧20ss和基板穿孔501上。重分布层505
‑
1可以与基板穿孔501电性耦合。随后，可以形成微凸块503于重分布层505
‑
1上。微凸块503可以电性耦合至重分布层505
‑
1。
202.参照图24，可以进行分离工艺以将第二载体层513和第一存储器晶粒20分离。可以通过与图17所示类似的步骤来进行分离工艺。
203.参照图25和图26，可将图24所示的第一存储器晶粒20翻转回去以使第一存储器晶粒20的第二侧20ss面朝下。随后，可以进行接合工艺以将形成在重分布层505
‑
1上的微凸块503接合到微柱507上。主动中介层10和第一存储器晶粒20可以通过基板穿孔501、微凸块503、微柱507、和重分布层505
‑
1、505
‑
3电性耦合。可以通过与图19所示类似的步骤来进行接合工艺。
204.本公开的另一实施例提供一种半导体元件，包括：一主动中介层，包括一可编程单元；一第一存储器晶粒，位于该主动中介层上方且包括一存储单元；以及一第一逻辑晶粒，位于该主动中介层下方。该主动中介层、该第一存储器晶粒、和该第一逻辑晶粒电性耦合。
205.本公开的另一实施例提供了一种半导体元件的制备方法，包括：提供包括一可编程单元的一主动中介层；提供一第一逻辑晶粒并接合该主动中介层的一第一侧至该第一逻辑晶粒上；提供包括一存储单元的一第一存储器晶粒；以及接合该第一存储器晶粒至该主动中介层的一第二侧上。该主动中介层的该第二侧与该主动中介层的该第一侧平行。
206.由于本公开的半导体元件的设计，第一存储器晶粒20可以只包括多个存储单元200。因此，可以简化第一存储器晶粒20的制备。其结果，可以降低半导体元件1a的制备成本。此外，基板穿孔501降低主动中介层10、第一存储器晶粒20、和第一逻辑晶粒30之间的内连线长度以提高半导体元件1a的性能。
207.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，且以其他工艺或前述的组合替代上述的许多工艺。
208.再者，本公开的范围并不受限于说明书中该的工艺、机械、制造、物质形成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文该的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质形成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质形成物、手段、方法、或步骤是包含于本公开的权利要求内。