半导体装置及其形成方法与流程

1.本发明系关于一种半导体装置及其形成方法，特别是一种半导体存储装置及其形成方法。


背景技术：

2.随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic random access memory,dram)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。
3.一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line,wl)及位线(bit line,bl)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。


技术实现要素：

4.本发明之一目的在于提供一种半导体装置的形成方法，其是透过至少一表面处理制作工艺，于存储节点焊盘(storage node pad,sn pad)上方及/或底电极层形成介面层，以改善所述存储节点焊盘及/或所述底电极层的晶粒大小(granular size)，降低其表面粗糙度(roughness)。此外，所述介面层还可作为后续导电层形成时的成核层(nucleation layer)，缩短后续导电层的形成时间，进而优化所述半导体装置的形成方法。
5.本发明之一目的在于提供一种半导体装置，其包括设置于存储节点焊盘上方及/或底电极层的下方或内部的介面层，以改善所述存储节点焊盘及/或所述底电极层的晶粒大小，降低其表面粗糙度。由此，本发明可获得结构更为优化的半导体装置，进而改善存储节点与下方晶体管组件之间的电性连接。
6.为达上述目的，本发明之一实施例提供一种半导体装置的形成方法，其包含以下步骤。提供衬底，于所述衬底上形成多条位线。于所述衬底上形成多个触点，所述位线以及所述触点相互交替排列。于所述触点以及所述位线上形成多个存储节点焊盘，所述存储节点焊盘分别对位于所述触点。于所述存储节点焊盘上形成电容结构，所述电容结构包括多个电容分别对位于所述存储节点焊盘。于所述存储节点焊盘以及所述电容之间形成第一介面层，所述第一介面层包含一金属氮化物材质。
7.为达上述目的，本发明之一实施例提供一种半导体装置，包括衬底、多条位线、多个触点、多个存储节点焊盘、电容结构以及第一介面层。所述位线、所述触点设置于所述衬底上，并且所述触点与所述位线交替且分隔地设置。所述存储节点焊盘设置于所述触点以
及所述位线上，并分别对位于所述触点。所述电容结构设置在所述存储节点焊盘上，所述电容结构包括多个电容分别对位于所述存储节点焊盘。所述第一介面层设置在所述存储节点焊盘以及所述电容之间，所述第一介面层包含一金属氮化物材质。
附图说明
8.图1至图5为本发明第一实施例中半导体装置的形成方法的步骤示意图，其中：
9.图1为一半导体装置于形成支撑结构后的剖面示意图；
10.图2为一半导体装置于进行一表面处理制作工艺后的剖面示意图；
11.图3为一半导体装置于进行另一表面处理制作工艺后的剖面示意图；
12.图4为一半导体装置于形成一底电极层后的剖面示意图；以及
13.图5为一半导体装置于形成顶电极层后的剖面示意图。
14.图6至图10为本发明第二实施例中半导体装置的形成方法的步骤示意图，其中：
15.图6为一半导体装置于形成一导电层后的剖面示意图；
16.图7为一半导体装置于进行另一表面处理制作工艺的剖面示意图；
17.图8为一半导体装置于形成另一导电层后的剖面示意图；
18.图9为一半导体装置于移除部分支撑层后的剖面示意图；以及
19.图10为一半导体装置于形成顶电极层后的剖面示意图。
20.图11为本发明第三实施例中半导体装置的形成方法的步骤示意图。
21.其中，附图标记说明如下：
22.100、300、400、500
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半导体装置
23.101
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绝缘区
24.110
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衬底
25.130
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介电层
26.131
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氧化物层
27.133
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氮化物层
28.135
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氧化物层
29.140
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间隙壁结构
30.141
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第一间隙壁
31.143
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第二间隙壁
32.150
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触点
33.160
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位线
34.160a
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位线触点
35.161
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半导体层
36.163
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阻障层
37.165
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导电层
38.167
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盖层
39.170
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介电层
40.180
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存储节点焊盘
41.190
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支撑层结构
42.191
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第一支撑层
43.192
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开口
44.193
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第二支撑层
45.195
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第三支撑层
46.197
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第四支撑层
47.200
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第一介面层
48.210
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第二介面层
49.220、320、420
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电容结构
50.220a、320a、420a
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电容
51.221、321、421
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底电极层
52.223、323、423
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电容介电层
53.225、325、425
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顶电极层
54.321a
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第一导电层
55.321b
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第二导电层
56.330
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第三介面层
57.p1
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第一表面处理制作工艺
58.p2
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第二表面处理制作工艺
59.p3
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第三表面处理制作工艺
具体实施方式
60.为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。熟习本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
61.请参照图1至图5，所绘示者为本发明第一实施例中半导体装置300之形成方法的步骤示意图。首先，如图1所示，提供一衬底110，例如是一硅衬底、含硅衬底(如sic,sige等)或硅覆绝缘(silicon
‑
on
‑
insulator,soi)衬底等，衬底110内还形成有至少一绝缘区101，例如是一浅沟渠隔离(shallow trench isolation,sti)，而在衬底100上定义出多个有源区(active area,aa,未绘示)。在一实施例中，绝缘区101的形成例如是先利用蚀刻方式而于衬底100中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。
62.此外，衬底110内还可形成多个埋藏式闸极(未绘示)，所述埋藏式闸极例如是相互平行地沿着一方向(如x方向，未绘示)延伸并横跨所述有源区，以作为半导体装置300的埋藏式字线(buried word line,bwl,未绘示)。衬底110上方则可形成多个位线160以及多个触点150，其是分别延伸于垂直所述方向的另一方向(如y方向，未绘示)上，并且相互交替地排列。虽然本实施例的附图中并未具体绘出所述有源区、所述埋藏式闸极以及位线160的整体延伸方向，但本领域者应可轻易理解若由一俯视图来看，位线160应垂直于所述埋藏式闸极，并同时横跨所述有源区与所述埋藏式闸极。
63.细部来说，各位线160是相互分隔地形成在衬底110上并包含依序堆叠的半导体层
(例如包含多晶硅)161、阻障层163(例如包含钛及/或氮化钛)、导电层165(例如包含钨、铝或铜等低阻质的金属)、以及盖层167(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。需注意的是，一部分的位线160是形成在衬底110上方的介电层130上，其中，介电层130优选地具有一复合层结构，例如是包含氧化物层131
‑
氮化物层133
‑
氧化物层135(oxide
‑
nitride
‑
oxide,ono)结构，但不以此为限；另一部分的位线160则是于其下方还形成有一位线触点(bit line contact,blc)160a，而可进一步伸入衬底110内。其中，所述部分的位线160以及所述另一部分的位线160例如是相互交替设置，并且位线触点160a系与所述另一部分的位线160的半导体层161一体成形，并直接接触下方的衬底110(所述有源区)。另一方面，各触点150同样是相互分隔地形成在衬底110上，并且进一步伸入衬底110内，如此，各触点150可作为半导体装置300的存储节点插塞(storage node contact,snc)，而直接接触下方的衬底110(包括所述有源区以及绝缘区101)。在一实施例中，触点150例如包括铝(aluminum,al)、钛(titanium,ti)、铜(copper,cu)或钨(tungsten,w)等低阻值的金属材质，并且，各触点150与各位线160之间系透过间隙壁结构140相互绝缘。在一实施例中，间隙壁结构140可选择性地具有单层结构或是如图1所示的复合层结构，其例如包括依序堆叠的第一间隙壁141(例如包含氧化硅)以及第二间隙壁143(例如包含氮化硅)，但不以此为限。
64.请再参照图1所示，衬底110上的介电层170内还形成多个存储节点焊盘(storage node pad,sn pad)180，位于触点150以及位线160的上方并分别对位于触点150。在一实施例中，存储节点焊盘180同样包含铝、钛、铜或钨等低阻值金属材质，例如是不同于触点150的金属材质，但不以此为限。在另一实施例中，所述存储节点焊盘还可选择与触点150一体成形而可包含相同的材质。后续，则可在存储节点焊盘180上方继续形成电容结构220，以直接接触并电连接下方的存储节点焊盘180。在一实施例中，电容结构220的制作工艺包括但不限于以下步骤。首先，于衬底110上方形成支撑层结构190，其例如包括交替堆叠的至少一个氧化物层与至少一个氮化物层。在本实施例中，支撑层结构190例如包括由下而上依序堆栈的第一支撑层191(例如包括氧化硅)、第二支撑层193(例如包括氮化硅或碳氮化硅)、第三支撑层195(例如包括氧化硅)以及第四支撑层197(例如包括氮化硅或碳氮化硅等，但不以此为限)。优选地，第一支撑层191以及第三支撑层195可具有相对较大的厚度，例如是约为其他支撑层(第二支撑层193或第四支撑层197)的5倍至10倍以上，如图1所示，但不以此为限。由此，可使得支撑层结构190整体的厚度约达到1600埃(angstroms)至2000埃左右，但不以此为限。本领域者应可理解前述氧化物层(如第一支撑层191或第三支撑层195)以及前述氮化物层的具体堆叠数量(如第二支撑层193或第四支撑层197)不以前述数量为限，而可依据实际需求而调整，例如为3层、4层或其他数量等。然后，于支撑层结构190内形成多个开口192，依序贯穿第四支撑层197、第三支撑层195、第二支撑层193以及第一支撑层191，并对位于下方的存储节点焊盘180。如此，各个存储节点焊盘180可分别自各所述开口192暴露，如图1所示。
65.接着，如图2所示，于存储节点焊盘180上进行第一表面处理制作工艺p1，以在存储节点焊盘180上方选择性地形成第一介面层200。在一实施例中，第一表面处理制作工艺p1例如是一氮处理(nitridation treatment)制作工艺，系通入氮气与存储节点焊盘180的暴露表面进行反应，以改善存储节点焊盘180的晶粒大小，并藉此降低其表面粗糙度。如此，第一介面层200可包括一金属氮化物材质，如氮化钨(tungsten nitride,wn)、氮化铝
(aluminum nitride,aln)、氮化钛(titanium nitride,tin)或氮化铜(copper nitride,cun)等，或包括金属氮氧化物材质，但不以此为限。需注意的是，第一介面层200还可作为后续底电极(bottom electrode)层形成时的成核层，进而缩短所述底电极层的形成时间。
66.然后，如图3所示，于第一介面层200形成后，再于开口192内进行第二表面处理制作工艺p2，形成第二介面层210。优选地，第二表面处理制作工艺p2系非原位(ex
‑
situ)处理制作工艺，系在破真空的环境下通入氧气进行一氧处理(oxidation treatment)制作工艺，进而与开口192表面以及第一介面层200进行反应，使得第二介面层210可整体性地形成在开口192表面以及第一介面层200之上，如图3所示。如此，第二介面层210可包括一金属氧化物材质(其含氧量极小)，但不以此为限。并且，如图4所示，形成填满各开口192的底电极层221，其中，底电极层221例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。需注意的是，因第二介面层210位在第一介面层200的上方以及底电极层221的下方，第二介面层210可作为底电极层221形成时的成核层，并缩短底电极层221的形成时间；此外，第二介面层210还可改善底电极层221的晶粒大小，并藉此降低其表面粗糙度，例如可将底电极层221的均方根粗糙度(rq)由原本的0.814毫米(mm)约降低至0.594毫米，但不以此为限。
67.底电极层221形成之后，透过一掩膜层(未绘示)进行一蚀刻制作工艺，完全移除支撑层结构190内的所述氧化物层(如第一支撑层191或第三支撑层195)，并部分移除支撑层结构190内的所述氮化物层(如第二支撑层193或第四支撑层197)。之后，如图5所示，于底电极层221上依序形成电容介电层223以及顶电极层225，其中，部分的电容介电层223以及部分的顶电极层225还可进一步填充于剩余的第二支撑层193以及第四支撑层197之间，并且，填充于剩余的第二支撑层193以及介电层170之间。在一实施例中，电容介电层223例如包括一高介电常数介电材质，其系选自由氧化铪(hfo2)、氧化铪硅(hfsio4)、铪氧氮化硅(hfsion)、氧化锌(zro2)、氧化钛(tio2)以及氧化锆
‑
氧化铝
‑
氧化锆(zaz)组成的群组，优选地包括氧化锆
‑
氧化铝
‑
氧化锆；顶电极层225则例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。
68.如此，即完成电容结构220的制作工艺。电容结构220包括依序堆叠的底电极层221、电容介电层223以及顶电极层225，而可构成垂直延伸的多个电容220a，以作为半导体装置300的存储节点(storage node,sn)，所述存储节点可透过存储节点焊盘180以及存储节点插塞(即触点150)而与半导体装置300的晶体管组件(未绘示)电性连接，使得电容结构220与衬底110上设置的所述存储节点插塞之间可具有良好的接触关系。藉此，本实施例的半导体装置300即可形成一动态随机存取存储器(dynamic random access memory,dram)装置，系由至少一所述晶体管组件以及至少一电容220a构成动态随机存取存储器阵列中的最小组成单元(memory cell)，以接收来自于位线160及所述埋藏式字线的电压信息。
69.由此，即完成本发明第一实施例中的半导体装置300。根据本实施例的形成方法，是额外地于存储节点焊盘180形成之后以及底电极层221形成之前进行表面处理制作工艺p1、p2，以在存储节点焊盘180的上方以及底电极层221的下方分别形成介面层200、210。藉此，透过表面处理制作工艺p1、p2的进行(介面层200、210的形成)可改善存储节点焊盘180以及底电极层221的晶粒大小，降低其表面粗糙度。同时，透过表面处理制作工艺p1、p2所形成的介面层200、210还可作为后续底电极层221形成时的成核层，缩短底电极层221的形成
时间，进而可在简化制作工艺的前提下形成结构及功能皆更为优化的半导体装置300。
70.此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明形成半导体装置及其形成方法亦可能有其它态样，而不限于前述。举例来说，在另一实施例中，亦可选择省略前述的第一表面处理制作工艺，而仅进行前述的第二表面处理制作工艺(形成介面层210)；或者是选择省略前述的第二表面处理制作工艺，而仅进行前述的第一表面处理制作工艺(形成介面层200)，同样可达到改善所述存储节点焊盘以及所述底电极层的晶粒大小、缩短所述底电极层的形成时间等优点。下文将进一步针对本发明中半导体装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
71.请参照图6至图10所示，其绘示本发明第二实施例中半导体装置400之形成方法的步骤示意图。本实施例中半导体装置400前端的形成步骤大体上与前述第一实施例中的半导体装置300前端的形成步骤相同，如图1至图2所示，于此不在赘述。本实施例与前述第一实施例主要差异在于，于第一介面层200形成后，接着形成底电极层321，底电极层321具有一复合层结构，而第三介面层330则形成于所述复合层结构之间。换言之，本实施例系省略前述第一实施例中第二表面处理制作工艺p2的进行、以及第二介面层210的形成。
72.细部来说，请参照图6所示，于第一介面层200形成后，再于开口192内形成第一导电层321a。第一导电层321a系连续且共型地覆盖在支撑层197的顶面、开口192的表面以及存储节点焊盘180的表面上，其例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。然后，如图7所示，于第一导电层321a形成后，再于开口192内进行第三表面处理制作工艺p3，形成第三介面层330。其中，第三表面处理制作工艺p3例如同样为一非原位处理制作工艺，系在破真空的环境下通入氧气进行一氧处理制作工艺，进而与第一导电层321a的表面进行反应，使得第三介面层330可整体性地形成在第一导电层321a之上，如图7所示。如此，第三介面层330可包括一金属氧化物材质，如氧化钛(含氧量极小)等，但不以此为限。接着，依序进行沉积以及回蚀刻制作工艺，形成填满开口192的第二导电层321b，如图8所示，其中，第二导电层321b例如包括相同于第一导电层321a的低阻值金属材质，优选地包括钛，但不以此为限。如此，依序填入各开口192内的第一导电层321a、第三介面层330以及第二导电层321b可共同构成电容结构320的底电极层321，并透过第一介面层200而与下方的存储节点焊盘180电性连接，而第三介面层330则可设置在第一导电层321a以及第二导电层321b之间，如图8所示。需注意的是，本实施例的第三介面层330系形成在底电极层321内部，第三介面层330可改善第一导电层321a的晶粒大小，并藉此降低第一导电层321a表面粗糙度，例如可将第一导电层321a的均方根粗糙度由原本的0.814毫米(mm)约降低至0.594毫米，但不以此为限。并且，第三介面层330还可作为第二导电层321b形成时的成核层，进而缩短第二导电层321b的形成时间。
73.后续，请参照图9所示，底电极层321形成之后，透过一掩膜层(未绘示)进行一蚀刻制作工艺，完全移除支撑层结构190内的所述氧化物层(如第一支撑层191或第三支撑层195)，并部分移除支撑层结构190内的所述氮化物层(如第二支撑层193或第四支撑层197)。之后，如图10所示，于底电极层321上依序形成电容介电层323以及顶电极层325，完成本实施例中电容结构320的制作工艺，其中，电容介电层323以及顶电极层325的材质选择大体上
与前述第一实施例中的电容介电层223以及顶电极层225相同，于此不在赘述。在本实施例中，部分的电容介电层323以及部分的顶电极层325同样可进一步填充于剩余的第二支撑层193以及第四支撑层197之间，并且，填充于剩余的第二支撑层193以及介电层170之间，如图10所示。
74.本实施例的电容结构320包括依序堆叠的底电极层321(包括依序堆叠的第一导电层321a、第三介面层330以及第二导电层321b)、电容介电层323以及顶电极层325，而可构成垂直延伸的多个电容320a，以作为半导体装置400的存储节点，并且进一步透过存储节点焊盘180以及存储节点插塞(即触点150)而与半导体装置400的晶体管组件电性连接。藉此，本实施例的半导体装置400同样可形成一动态随机存取存储器装置，其系由至少一所述晶体管组件以及至少一电容320a构成动态随机存取存储器阵列中的最小组成单元，以接收来自于位线160及所述埋藏式字线的电压信息。
75.由此，即完成本发明第二实施例中的半导体装置400。根据本实施例的形成方法，是额外地于存储节点焊盘180形成之后以及底电极层321形成时(即第一导电层321a形成后、第二导电层321b形成前)进行表面处理制作工艺p1、p3，以在存储节点焊盘180的上方以及底电极层321的内部分别形成介面层200、330。藉此，透过表面处理制作工艺p1、p3的进行(介面层200、330的形成)可改善存储节点焊盘180以及底电极层321的晶粒大小，降低其表面粗糙度。同时，透过表面处理制作工艺p1、p3所形成的介面层200、330还可作为后续底电极层321形成时的成核层，缩短底电极层321的形成时间，进而可在简化制作工艺的前提下形成结构及功能皆更为优化的半导体装置400。
76.请参照图11所示，其绘示本发明第三实施例中半导体装置500之形成方法的步骤示意图。本实施例中半导体装置500前端的形成步骤大体上与前述第一实施例中的半导体装置300前端的形成步骤相同，如图1至图2所示，于此不在赘述。本实施例与前述第一实施例主要差异在于，于第一介面层200形成后，省略第二表面处理制作工艺p2的进行、以及第二介面层210的形成，并直接形成电容结构420。
77.细部来说，请参照图11所示，于第一介面层200形成后，直接于开口192内形成填满各开口192的底电极层421。然后，透过一掩膜层(未绘示)进行一蚀刻制作工艺，完全移除支撑层结构190内的所述氧化物层(如第一支撑层191或第三支撑层195)，并部分移除支撑层结构190内的所述氮化物层(如第二支撑层193或第四支撑层197)，再接着于底电极层421上依序形成电容介电层423以及顶电极层425，完成本实施例中电容结构420的制作工艺。其中，底电极层421、电容介电层423以及顶电极层425的材质选择大体上与前述第一实施例中的底电极层221、电容介电层223以及顶电极层225相同，于此不在赘述。在本实施例中，部分的电容介电层423以及部分的顶电极层425同样可进一步填充于剩余的第二支撑层193以及第四支撑层197之间，并且，填充于剩余的第二支撑层193以及介电层170之间，如图11所示。
78.由此，本实施例的电容结构420系包括依序堆叠的底电极层421、电容介电层423以及顶电极层425，而可构成垂直延伸的多个电容420a，以作为半导体装置500的存储节点，并且进一步透过存储节点焊盘180以及存储节点插塞(即触点150)而与半导体装置500的晶体管组件电性连接。藉此，本实施例的半导体装置500同样可形成一动态随机存取存储器装置，其系由至少一所述晶体管组件以及至少一电容420a构成动态随机存取存储器阵列中的最小组成单元，以接收来自于位线160及所述埋藏式字线的电压信息。根据本实施例的形成
方法，是额外地于存储节点焊盘180形成之后以及底电极层421形成之前进行表面处理制作工艺p1，以在存储节点焊盘180的上方形成介面层200。藉此，透过表面处理制作工艺p1的进行(介面层200的形成)可改善存储节点焊盘180以及底电极层321的晶粒大小，降低其表面粗糙度。并且，透过表面处理制作工艺p1所形成的介面层200还可作为后续底电极层421形成时的成核层，缩短底电极层421的形成时间，进而可在简化制作工艺的前提下形成结构及功能皆更为优化的半导体装置500。
79.整体来说，本发明是透过至少一表面处理制作工艺，于存储节点焊盘的上方及/或底电极层的下方或内部形成介面层，以改善所述存储节点焊盘及/或所述底电极层的晶粒大小，降低其表面粗糙度。同时，透过所述至少一表面处理制作工艺所形成的所述介面层还可作为后续导电层(如所述底电极层)形成时的成核层，以有效地缩短所述导电层的形成时间，如此，可在简化制作工艺的前提下形成结构及功能皆更为优化的半导体装置。
80.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。