半导体结构及其形成方法与流程

1.本技术涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求不断增加。为了满足这些需求，半导体工业继续按比例缩小半导体器件的尺寸，鳍式场效应晶体管(finfet)等三维结构的设计成为半导体领域关注的热点。
3.然而现在的finfet中仍然存在寄生电容较大的问题，需要提供更有效、更可靠的技术方案。


技术实现要素：

4.本技术提供一种半导体结构及其形成方法，可以降低栅极和外延层之间的寄生电容。
5.本技术的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有鳍片，所述鳍片包括第一部分和第二部分，且所述半导体衬底还包括覆盖所述鳍片第二部分侧壁和顶面的介质层、覆盖部分所述介质层的栅极层以及覆盖所述栅极层顶面的硬掩膜层；在所述栅极层侧壁和所述硬掩膜层顶面及侧壁以及所述介质层表面形成侧墙材料层；在所述侧墙材料层表面形成牺牲层；刻蚀所述牺牲层，所述侧墙材料层，所述介质层以及所述鳍片，在所述栅极层两侧的鳍片中形成开口，去除所述硬掩膜层顶面上的牺牲层和侧墙材料层；在所述开口中生长外延层；去除所述牺牲层。
6.在本技术的一些实施例中，所述半导体衬底还包括覆盖所述鳍片第一部分侧壁的隔离结构，所述隔离结构顶面与所述鳍片第一部分顶面共面。
7.在本技术的一些实施例中，所述开口的底部低于所述隔离结构顶面。
8.在本技术的一些实施例中，所述牺牲层的材料包括氧化硅，所述侧墙材料层的材料包括氮化硅、低k值氮化硅或氮化硅和低k值氮化硅混合层。
9.在本技术的一些实施例中，所述牺牲层的材料包括氮化硅，所述侧墙材料层的材料包括低k值氮化硅。
10.在本技术的一些实施例中，所述牺牲层的厚度为2纳米至6纳米。
11.在本技术的一些实施例中，形成所述开口的方法包括干法刻蚀。
12.在本技术的一些实施例中，去除所述牺牲层的方法包括湿法刻蚀。
13.在本技术的一些实施例中，所述湿法刻蚀的刻蚀溶液包括磷酸或氢氟酸。
14.在本技术的一些实施例中，所述外延层的顶面高于所述鳍片顶面，低于所述介质层顶面。
15.本技术的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底上形成有鳍片，所述鳍片包括第一部分和第二部分，且所述半导体衬底还包括覆盖所述鳍片第二部分侧壁和顶面的介质层、覆盖部分所述介质层的栅极层以及覆盖所述栅极层顶面
的硬掩膜层；侧墙，位于所述栅极层侧壁；外延层，位于所述栅极层两侧的鳍片中且凸出所述鳍片，其中，所述外延层凸出所述鳍片的部分与所述栅极层之间存在空隙。
16.在本技术的一些实施例中，所述半导体衬底还包括覆盖所述鳍片第一部分侧壁的隔离结构，所述隔离结构顶面与所述鳍片第一部分顶面共面。
17.在本技术的一些实施例中，所述外延层的底部低于所述隔离结构顶面。
18.在本技术的一些实施例中，所述外延层凸出所述鳍片的部分与所述栅极层之间的空隙的宽度为2纳米至6纳米。
19.在本技术的一些实施例中，所述外延层的顶面高于所述鳍片顶面，低于所述介质层顶面。
20.本技术所述的半导体结构及其形成方法，通过增加外延层和栅极之间的距离的方式来降低外延层和栅极之间的寄生电容，可以提高器件性能。
附图说明
21.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
22.图1至图4为一种半导体结构的形成方法中各步骤的结构示意图；
23.图5为一种半导体结构的纵截面图；
24.图6至图11为本技术实施例所述的半导体结构的形成方法中各步骤的结构示意图；
25.图12为本技术实施例所述的半导体结构的纵截面图。
具体实施方式
26.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
27.下面结合实施例和附图对本发明技术方案进行详细说明。
28.图1至图4为一种半导体结构的形成方法中各步骤的结构示意图。
29.参考图1所示，提供半导体衬底100，所述半导体衬底100上形成有鳍片110，所述鳍片110包括第一部分111和第二部分112，且所述半导体衬底100还包括覆盖所述鳍片110第二部分112侧壁和顶面的介质层120、覆盖部分所述介质层120的栅极层130以及覆盖所述栅极层130顶面的硬掩膜层140。
30.继续参考图1，所述半导体衬底100还包括覆盖所述鳍片110第一部分111侧壁的隔离结构150，所述隔离结构150顶面与所述鳍片110第一部分111顶面共面。
31.参考图2所示，在所述栅极层130侧壁和所述硬掩膜层140顶面及侧壁以及所述介质层120表面形成侧墙材料层160a。
32.参考图3所示，刻蚀所述侧墙材料层160a，所述介质层120以及所述鳍片110，在所述栅极层130两侧的鳍片110中形成开口170，去除所述硬掩膜层侧壁140上以及所述隔离结构150上的侧墙材料层160a形成侧墙160。
33.参考图4，在所述开口170中生长外延层180。所述外延层180在所述半导体结构中用作源极或漏极。
34.图5为一种半导体结构的纵截面图。
35.参考图5，图5为沿图4中虚线部分所做的纵截面图。所述外延层180位于鳍片110中的部分的宽度大于所述外延层180高于所述鳍片110的部分的宽度。所述外延层180高于所述鳍片110的部分与所述栅极层130之间的间距为所述侧墙160的厚度。而所述栅极层130在在后续工艺中会被替换为金属栅极，所述外延层180高于所述鳍片110的部分与所述栅极层130之间的间距等于所述外延层180高于所述鳍片110的部分与所述金属栅极之间的间距。
36.随着半导体器件尺寸缩小，所述侧墙160的厚度也会缩小，则所述外延层180高于所述鳍片110的部分与所述金属栅极之间的间距也会变小。当所述外延层180以及金属栅极连通电源时，在所述金属栅极和外延层180之间产生的寄生电容会增大，影响器件性能。
37.鉴于上述问题，本技术实施例提供一种半导体结构及其形成方法，在所述侧墙材料层上再形成一层牺牲层，则所述外延层和栅极层之间的间距为牺牲层的厚度加上侧墙材料层的厚度，所述外延层和所述栅极层之间的间距变大了，进而所述外延层和栅极之间的寄生电容变小，可以提高器件性能。
38.图6至图11为本技术实施例所述的半导体结构的形成方法中各步骤的结构示意图。
39.参考图6所示，提供半导体衬底200，所述半导体衬底200上形成有鳍片210，所述鳍片210包括第一部分211和第二部分212，且所述半导体衬底200还包括覆盖所述鳍片210第二部分212侧壁和顶面的介质层220、覆盖部分所述介质层220的栅极层230以及覆盖所述栅极层230顶面的硬掩膜层240。
40.在本技术的一些实施例中，所述半导体衬底200的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。此外，所述半导体衬底200可以被掺杂(例如，p型衬底或n型衬底)。在本技术的一些实施例中，所述半导体衬底200可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
41.在本技术的一些实施例中，所述介电层220的材料包括氧化硅。在本技术的一些实施例中，形成所述介电层220的方法包括热氧化工艺。
42.所述栅极层230的材料包括多晶硅。形成所述栅极层230的方法包括：在所述隔离结构250以及介电层220上形成栅极材料层；在所述栅极材料层上形成图案化的硬掩膜层240；以所述图案化的硬掩模层240作为掩膜来刻蚀所述栅极材料层形成所述栅极层230。例如，可以使用干法蚀刻工艺、湿法蚀刻工艺或上述的组合来实施蚀刻。
43.在本技术的一些实施例中，所述硬掩膜层240的材料包括氮化硅。所述硬掩膜层240可以保护所述栅极层230在后续对鳍片进行回刻蚀时不受影响。
44.继续参考图6，所述半导体衬底200还包括覆盖所述鳍片210第一部分211侧壁的隔离结构250，所述隔离结构250顶面与所述鳍片210第一部分211顶面共面。
45.所述隔离结构250用于隔离相邻的有源区。所述隔离结构250可以由电介质材料制成。在本技术的一些实施例中，所述隔离结构250的材料可以包括氧化硅、氮化硅、氮氧化硅和/或其他合适的绝缘材料。在本技术的一些实施例中，所述隔离结构250可以包括多层结构。
46.参考图7所示，在所述栅极层230侧壁和所述硬掩膜层240顶面及侧壁以及所述介质层220表面形成侧墙材料层260a。
47.在本技术的一些实施例中，在所述栅极层230侧壁和所述硬掩膜层240顶面以及所述介质层220表面形成侧墙材料层260a的方法包括化学气相沉积工艺或物理气相沉积工艺。
48.在常规的半导体结构形成方法中，形成侧墙材料层后就会刻蚀所述侧墙材料层和介质层以及鳍片，在鳍片中形成开口，然后在所述开口中外延生长形成外延层，所述外延层高出鳍片顶面的那部分与栅极层之间的间距就是所述侧墙材料层的厚度，随着半导体结构尺寸的缩小，所述侧墙材料层的厚度也缩小，所述外延层和所述栅极层之间的间距变小，导致所述外延层和栅极之间的寄生电容增大。而在本技术实施例提供的半导体结构形成方法中，在所述侧墙材料层260a上再形成一层牺牲层，则所述外延层和栅极层之间的间距为牺牲层的厚度加上侧墙材料层的厚度，所述外延层和所述栅极层之间的间距变大了，进而所述外延层和栅极之间的寄生电容变小，可以提高器件性能。
49.参考图8所示，在所述侧墙材料层260a表面形成牺牲层261。
50.在本技术的一些实施例中，在所述侧墙材料层260a表面形成牺牲层261的方法包括化学气相沉积工艺或物理气相沉积工艺。
51.所述牺牲层261后续需要去除，而所述栅极层230侧壁的侧墙材料层需要保留，因此在刻蚀去除所述牺牲层261时要保证所述牺牲层261的材料和所述侧墙材料的刻蚀选择比能够实现所述刻蚀。在本技术的一些实施例中，所述牺牲层261的材料包括氧化硅，所述侧墙材料层260a的材料包括氮化硅、低k值氮化硅或氮化硅和低k值氮化硅混合层。在本技术的另一些实施例中，所述牺牲层261的材料包括氮化硅，所述侧墙材料层260a的材料包括低k值氮化硅。
52.在本技术的一些实施例中，所述牺牲层261的厚度为2纳米至6纳米，例如为3纳米、4纳米或5纳米等。所述牺牲层261的作用是增加外延层和栅极之间的间距，所述牺牲层261的厚度代表能够增加的距离，因此所述牺牲层261的厚度可以影响半导体结构的器件性能。实际工艺中，可以根据实际需求来确定所述牺牲层261的厚度。
53.参考图9所示，刻蚀所述牺牲层261，所述侧墙材料层260a，所述介质层220以及所述鳍片210，在所述栅极层230两侧的鳍片210中形成开口270，去除所述硬掩膜层240顶面上以及所述隔离结构250上的牺牲层261和侧墙材料层260a形成位于所述栅极层230侧壁的侧墙260。
54.在本技术的一些实施例中，所述开口270的底部低于所述隔离结构250顶面。后续形成的外延层底部低于所述隔离结构250的顶面，可以有效提高器件性能。
55.在本技术的一些实施例中，形成所述开口270的方法包括干法刻蚀。所述牺牲层261，所述侧墙材料层260a，所述介质层220以及所述鳍片210的材料不相同，采用湿法刻蚀的话会受到不同材料不同刻蚀选择比的影响，无法刻蚀，但是采用等离子体干法刻蚀可以
同时对所述牺牲层261，所述侧墙材料层260a，所述介质层220以及所述鳍片210进行刻蚀。
56.在本技术的一些实施例中，形成所述开口270的方法包括各向同性干法刻蚀，所述开口270位于鳍片210中的部分的宽度大于所述开口270高于所述鳍片210的部分的宽度。
57.参考图10所示，在所述开口270中生长外延层280。
58.在本技术的一些实施例中，所述外延层270的顶面高于所述鳍片210顶面，低于所述介质层220顶面。
59.所述外延层280可以包括外延生长的半导体材料。在本技术的一些实施例中，外延生长的半导体材料是与半导体衬底200的材料相同的材料。在本技术的另一些实施例中，外延生长的半导体材料可以包括与半导体衬底200的材料不同的材料。外延生长的半导体材料可以包括：(i)半导体材料，例如锗或硅；(ii)化合物半导体材料，例如磷化硅或碳磷化硅；或(iii)半导体合金，例如硅锗或磷化镓砷。
60.在本技术的一些实施例中，例如，可以通过(i)化学气相沉积(cvd)，例如通过低压cvd(lpcvd)、原子层cvd(alcvd)、超高真空cvd(uhvcvd)、减压cvd(rpcvd)或任何合适的cvd；(ii)分子束外延(mbe)工艺；(iii)任何合适的外延工艺；或(iv)上述的组合来生长所述外延层280。
61.在本技术的一些实施例中，所述外延层280可以是p型或n型。在本技术的一些实施例中，例如，p型外延层280可以包括sige，并且可以是在外延生长工艺期间使用p型掺杂剂(例如，硼、铟或镓)原位掺杂的。对于p型原位掺杂，可以使用p型掺杂前体，包括但不限于乙硼烷(b2h6)、三氟化硼(bf3)和/或其他p型掺杂前体。在本技术的一些实施例中，例如，n型外延层280可以包括si，并且可以使用n型掺杂剂(例如，磷或砷)在外延生长工艺期间进行原位掺杂。对于n型原位掺杂，可以使用n型掺杂前体，包括但不限于磷化氢(ph3)、胂化氢(ash3)和/或其他n型掺杂前体。
62.参考图11所示，去除所述牺牲层261。
63.在本技术的一些实施例中，去除所述牺牲层261的方法包括湿法刻蚀。
64.在本技术的一些实施例中，所述湿法刻蚀的刻蚀溶液包括磷酸或氢氟酸。
65.图12为本技术实施例所述的半导体结构的纵截面图。
66.参考图12，图12为沿图11中虚线部分所做的纵截面图。所述外延层280位于鳍片210中的部分的宽度大于所述外延层280高于所述鳍片210的部分的宽度。所述外延层280高于所述鳍片210的部分与所述栅极层230之间的间距为所述侧墙260的厚度加上已经被去除的牺牲层261的厚度。所述栅极层230在在后续工艺中会被替换为金属栅极，所述外延层280高于所述鳍片210的部分与所述栅极层230之间的间距等于所述外延层280高于所述鳍片210的部分与所述金属栅极之间的间距。
67.与图5所示的半导体结构相比，本技术实施例所述的半导体形成方法形成的半导体结构中，所述外延层280高于所述鳍片210的部分与所述金属栅极之间的间距更大，当所述外延层280以及金属栅极连通电源时，在所述金属栅极和外延层280之间产生的寄生电容更小，可以提高器件性能。
68.本技术所述的半导体结构的形成方法，通过所述牺牲层来增加外延层和栅极之间的距离，进而降低外延层和栅极之间的寄生电容，可以提高器件性能。
69.本技术的实施例还提供一种半导体结构，参考图11和图12，所述半导体结构包括：
半导体衬底200，所述半导体衬底200上形成有鳍片210，所述鳍片210包括第一部分211和第二部分212，且所述半导体衬底200还包括覆盖所述鳍片210第二部分212侧壁和顶面的介质层220、覆盖部分所述介质层220的栅极层230以及覆盖所述栅极层230顶面的硬掩膜层240；侧墙260，位于所述栅极层230侧壁；外延层280，位于所述栅极层230两侧的鳍片210中且凸出所述鳍片210，其中，所述外延层280凸出所述鳍片210的部分与所述栅极层230之间存在空隙。
70.在本技术的一些实施例中，所述半导体衬底200的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。此外，所述半导体衬底200可以被掺杂(例如，p型衬底或n型衬底)。在本技术的一些实施例中，所述半导体衬底200可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
71.在本技术的一些实施例中，所述介电层220的材料包括氧化硅。
72.在本技术的一些实施例中，所述栅极层230的材料包括多晶硅。
73.在本技术的一些实施例中，所述硬掩膜层240的材料包括氮化硅。所述硬掩膜层240可以保护所述栅极层230。
74.所述半导体衬底200还包括覆盖所述鳍片210第一部分211侧壁的隔离结构250，所述隔离结构250顶面与所述鳍片210第一部分211顶面共面。
75.所述隔离结构250用于隔离相邻的有源区。所述隔离结构250可以由电介质材料制成。在本技术的一些实施例中，所述隔离结构250的材料可以包括氧化硅、氮化硅、氮氧化硅和/或其他合适的绝缘材料。在本技术的一些实施例中，所述隔离结构250可以包括多层结构。
76.在本技术的一些实施例中，所述外延层280的底部低于所述隔离结构250顶面，可以有效提高器件性能。
77.在本技术的一些实施例中，所述外延层280的顶面高于所述鳍片210顶面，低于所述介质层220顶面。
78.在本技术的一些实施例中，所述外延层280凸出所述鳍片的部分与所述栅极层之间的空隙的宽度为2纳米至6纳米，例如为3纳米、4纳米或5纳米等。所述外延层280凸出所述鳍片的部分与所述栅极层之间的间距为所述空隙的宽度加上所述侧墙的厚度，因此所述空隙的宽度可以影响半导体结构的器件性能。实际工艺中，可以根据实际需求来确定所述空隙的宽度。
79.所述外延层280可以包括外延生长的半导体材料。在本技术的一些实施例中，外延生长的半导体材料是与半导体衬底200的材料相同的材料。在本技术的另一些实施例中，外延生长的半导体材料可以包括与半导体衬底200的材料不同的材料。外延生长的半导体材料可以包括：(i)半导体材料，例如锗或硅；(ii)化合物半导体材料，例如磷化硅或碳磷化硅；或(iii)半导体合金，例如硅锗或磷化镓砷。
80.在本技术的一些实施例中，所述外延层280可以是p型或n型。在本技术的一些实施例中，例如，p型外延层280可以包括sige，并且可以是在外延生长工艺期间使用p型掺杂剂(例如，硼、铟或镓)原位掺杂的。对于p型原位掺杂，可以使用p型掺杂前体，包括但不限于乙硼烷(b2h6)、三氟化硼(bf3)和/或其他p型掺杂前体。在本技术的一些实施例中，例如，n型外
延层280可以包括si，并且可以使用n型掺杂剂(例如，磷或砷)在外延生长工艺期间进行原位掺杂。对于n型原位掺杂，可以使用n型掺杂前体，包括但不限于磷化氢(ph3)、胂化氢(ash3)和/或其他n型掺杂前体。
81.参考图12，图12为沿图11中虚线部分所做的纵截面图。所述外延层280位于鳍片210中的部分的宽度大于所述外延层280高于所述鳍片210的部分的宽度。所述外延层280高于所述鳍片210的部分与所述栅极层230之间的间距为所述侧墙260的厚度加上已经被去除的牺牲层261的厚度。所述栅极层230在在后续工艺中会被替换为金属栅极，所述外延层280高于所述鳍片210的部分与所述栅极层230之间的间距等于所述外延层280高于所述鳍片210的部分与所述金属栅极之间的间距。
82.与图5所示的半导体结构相比，本技术实施例所述的半导体形成方法形成的半导体结构中，所述外延层280高于所述鳍片210的部分与所述金属栅极之间的间距更大，当所述外延层280以及金属栅极连通电源时，在所述金属栅极和外延层280之间产生的寄生电容更小，可以提高器件性能。
83.本技术所述的半导体结构，通过增加外延层和栅极之间的距离的方式来降低外延层和栅极之间的寄生电容，可以提高器件性能。
84.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
85.应当理解，本实施例使用的术语
″
和/或
″
包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作
″
连接
″
或
″
耦接
″
至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
86.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件
″
上
″
时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语
″
直接地
″
表示没有中间元件。
87.还应当理解，术语
″
包含
″
、
″
包含着
″
、
″
包括
″
或者
″
包括着
″
，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
88.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
89.本文所使用的术语
″
低k
″
是指小介电常数。在半导体器件结构和制造工艺的领域中，低k是指小于sio2的介电常数的介电常数(例如，小于3.9)。
90.此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的
实际形状也不是为了限制示例性实施例的范围。