半导体器件及其形成方法与流程

1.本技术涉及半导体技术领域，具体地涉及一种半导体器件及其形成方法。


背景技术：

2.一般集成电路上会同时集成多种器件，如高压器件(hv device)、中压器件(mv device)和低压器件(lv device)，其中高压器件和中压器件的栅介质层厚度通常远大于低压器件的栅介质层厚度。例如低压器件的栅介质层厚度仅为几埃时，高压器件和中压器件的栅介质层厚度可以为几十埃，甚至为几百、几千埃。
3.高、中压器件与低压器件栅介质层之间较大的高度差，导致了在高、中压器件和低压器件的栅介质层上形成栅极层时，高、中压器件栅极层的表面也会远高于低压器件栅极层的表面。在后续研磨层间介电层和低压器件的金属栅时，很容易研磨到中压器件的栅极层，造成中压器件性能的缺陷，从而影响半导体器件的性能。


技术实现要素：

4.本技术的技术问题是由于中压器件与低压器件栅介质层厚度之间的差异导致后续研磨工艺中会研磨到中压器件区的金属硅化物层，使研磨工艺行为异常，导致器件损坏。
5.为解决上述技术问题，本技术公开了一种半导体器件的形成方法，包括：所述半导体衬底包括第一区域、第二区域以及隔离第一区域和第二区域的隔离结构，所述第一区域的半导体衬底上形成有第一栅极结构，所述第一栅极结构的一端延伸至所述隔离结构，所述第二区域的半导体衬底上形成有第二栅极结构，所述第一栅极结构和所述第二栅极结构均包括栅介质层、位于栅介质层上的栅极层以及位于所述栅极层上的第一阻挡层；去除所述第一区域的第一阻挡层和部分栅极层，使所述第一区域的栅极层顶面低于所述第二区域的栅极层顶面；在所述第二栅极结构两侧的半导体衬底中形成应力外延层；在所述第一区域的栅极层表面和和所述应力外延层表面形成金属硅化物层。
6.在本技术的实施例中，去除所述第一栅极结构的第一阻挡层和部分栅极层的工艺包括：在所述第二区域上形成光刻胶层；刻蚀所述第一区域的第一阻挡层和部分栅极层，使所述第一区域的栅极层顶面低于所述第二栅极结构的栅极层顶面；去除所述光刻胶层。
7.在本技术的实施例中，去除的栅极层厚度为100埃至400埃。
8.在本技术的实施例中，去除所述第一区域的第一阻挡层和部分栅极层后，所述第一区域的栅极层顶面与所述第二区域的栅极层顶面之间的高度差为200埃～500埃。
9.在本技术的实施例中，所述第一区域的栅介质层厚度为100埃～300埃，所述第二区域的栅介质层厚度为10埃～100埃。
10.在本技术的实施例中，形成应力外延层之前，还包括在所述第一区域的栅极层和栅介质层两侧以及第二栅极结构两侧形成偏移侧墙：在所述第一区域和第二区域的半导体衬底表面、第一区域的栅极层表面和侧面、第一区域的栅介质层侧面、第二栅极结构的表面和侧面，以及所述隔离结构表面沉积的第二阻挡层；刻蚀所述第二阻挡层，仅保留位于所述
第一区域的栅极层和栅介质层两侧以及第二栅极结构两侧的第二阻挡层，形成偏移侧墙。
11.在本技术的实施例中，所述第二阻挡层的材料包括氮化硅、氧化硅、氮氧化硅及碳氮化硅中的至少一种。
12.在本技术的实施例中，在所述第二栅极结构两侧的半导体衬底中形成应力外延层的工艺包括：在所述第二栅极结构的偏移侧墙两侧形成第一侧墙；刻蚀所述第一侧墙两侧的半导体衬底，形成凹槽；在所述凹槽中生长应力外延层。
13.在本技术的实施例中，所述应力外延层的厚度为400埃～1000埃。
14.在本技术的实施例中，采用自对准金属硅化物工艺在所述第一区域的栅极层表面和所述应力外延层表面形成金属硅化物层。
15.在本技术的实施例中，所述金属硅化物层的材料为硅化镍。
16.在本技术的实施例中，所述栅介质层包括至少一层，所述栅介质层包括至少一层，所述栅介质层的材料包括氮化钛、氮化硅、氧化硅、氧化铪、氧化锌、氧化铬中的至少一种。
17.在本技术的实施例中，所述栅极层的材料为多晶硅。
18.在本技术的实施例中，所述第一阻挡层包括至少一层，所述第一阻挡层的材料包括氮化硅、氧化硅、氮氧化硅及碳氮化硅中的至少一种。
19.在本技术的实施例中，在形成金属硅化物层后，还包括：在所述第一区域、第二区域及隔离结构的表面沉积第三阻挡层；在所述第三阻挡层的表面形成层间介电层；暴露所述第二栅极结构的栅极层；去除所述第二栅极结构的栅极层，在所述第二栅极结构的栅极层的对应位置形成金属栅。
20.在本技术的实施例中，所述第三阻挡层的材料包括氮化硅、氧化硅、氮氧化硅及碳氮化硅中的至少一种。
21.在本技术的实施例中，所述层间介电层的材质包括氮化硅、氧化硅、氮氧化硅、碳氮氧化硅中的至少一种。
22.在本技术的实施例中，所述金属栅的材料包括w、al、cu、ti、ta、tan、nisi、cosi、tin、tial和tasin中的至少一种。
23.本技术还提供了一种半导体器件，包括：半导体衬底，所述半导体衬底包括第一区域、第二区域以及隔离第一区域和第二区域的隔离结构；第一栅介质层，位于所述第一区域的半导体衬底上；第二栅介质层，位于所述第二区域的半导体衬底上；第一栅极层，位于所述第一栅介质层上，且第一栅介质层和第一栅极层的一端延伸至所述隔离结构，所述第一栅极层表面形成有金属硅化物层；金属栅，位于所述第二栅介质层上；第三阻挡层，覆盖所述第一区域和第二区域，且暴露出金属栅的表面，所述金属硅化物层表面的第三阻挡层的顶面低于所述金属栅的表面；层间介电层，覆盖所述第一区域和第二区域，且与所述金属栅的顶面平齐。
24.在本技术的实施例中，第一区域栅极层的材料包括多晶硅。
25.在本技术的实施例中，所述金属栅的材料包括所述金属栅的材料包括w、al、cu、ti、ta、tan、nisi、cosi、tin、tial和tasin中的至少一种。
26.与现有技术相比，本技术技术方案至少具有如下有益效果：
27.本技术提供的半导体器件及其形成方法，通过在研磨工艺之前将第一区域的栅极层高度降低使第一区域栅极层的高度低于第二区域栅极层的高度，从而避免后续的研磨过
程中，接触到第一区域栅极层顶部的金属硅化物层，导致研磨工艺受到影响。
附图说明
28.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
29.图1为一种半导体器件的立体结构示意图；
30.图2为图1中沿a-a位置剖开，从b方向观察的剖面示意图；
31.图3-图13为本技术的半导体器件形成方法各步骤相应的剖面示意图。
具体实施方式
32.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本技术保护的范围。
33.在本技术的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。而且，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
34.现有技术中存在因中压器件区和低压器件区的栅介质层厚度差异而导致研磨工艺中损坏中压器件区的结构，使中压器件性能产生缺陷的问题，现结合一种半导体器件结构分析产生上述情况的原因。
35.如图1所示，为现有的一种半导体器件结构的立体图，需要说明的是，图1着重体现的是各结构之间的位置关系，未严格按照器件结构的尺寸比例绘制。
36.所述半导体器件包括半导体衬底10，所述半导体衬底10包括第一区域11、第二区域12以及隔离结构13，所述隔离结构13隔离第一区域11和第二区域12。其中所述第一区域11可以为中压器件区域，所述第二区域12可以为低压器件区域，中压器件和低压器件指的是半导体元件工作电压的相对高低。所述中压器件的工作电压大于所述低压器件的工作电压。
37.隔离结构13为深沟槽隔离结构，具有高深宽比，所述隔离结构13中填充的材料(图1中阴影所示)例如可以为氧化物。所述第一区域11的半导体衬底上形成有第一栅极结构14a，所述第一栅极结构14a的一端延伸至所述隔离结构13，所述第二区域12的半导体衬底上形成有第二栅极结构14b。
38.为了方便理解延伸至隔离结构13上的第一栅极结构14a，请参照图2。图2为图1沿a-a位置剖开，从b方向观察的剖面示意图，需要说明的是，a-a位置正好是第一栅极结构14a延伸至隔离结构13上、所述第二栅极结构14b依旧位于半导体衬底10上的位置，所以图1沿a-a位置剖开后的剖面示意图显示的是，第一栅极结构14a位于隔离结构13上，述第二栅极结构14b位于半导体衬底10上。结合图1和图2所示，所述第一栅极结构14a包括栅介质层14a1、位于所述栅介质层14a1上的栅极层14a2以及位于所述栅极层14a2上的阻挡层14a3。同样的，第二栅极结构14b包括栅介质层14b1、位于所述栅介质层14b1上的栅极层14b2以及位于所述栅极层14b2上的阻挡层14b3。
39.在一些实施例中，第一区域的栅介质层14a1的厚度远大于所述第二区域12的半导体衬底表面形成的栅介质层14b1的厚度，例如所述栅介质层14b1的厚度为几埃数量级时，所述栅介质层14a1的厚度可以从几十埃到几百埃数量级。因此，分别在所述第一区域11和第二区域12形成栅极层14a2和栅极层14b2后，所述第一区域11的栅极层14a2的表面也会远高于第二区域12的栅极层14b2的表面。
40.当后续工艺在研磨层间介电层以暴露第二区域12上的栅极层14b2时，会研磨到栅极层14a2顶部的金属硅化物，从而导致化学机械研磨行为异常，器件失效。
41.基于此，本技术提供了一种半导体器件及其形成方法，其在研磨层间介质层工艺之前便将第一区域的栅极层高度降低，使第一区域的栅极层的顶面低于第二区域的栅极结构的顶面，从而避免后续研磨过程中研磨到第一区域栅极层顶面的金属硅化物。
42.下面结合实施例和附图对本技术技术方案进行详细说明，本技术以下实施例的附图均展示的是第一区域栅极延伸至隔离结构处的截面图，未严格按照比例绘制，仅仅做示意性表示。另外，本技术的技术方案除了对去除的栅极层厚度特别作出限定之外，其他结构的厚度根据工艺制程进行选择，在此不作限定。
43.本技术提供的半导体器件形成方法，包括：
44.步骤s1，提供半导体衬底，所述半导体衬底包括第一区域、第二区域以及隔离第一区域和第二区域的隔离结构，所述第一区域的半导体衬底上形成有第一栅极结构，所述第一栅极结构的一端延伸至所述隔离结构，所述第二区域的半导体衬底上形成有第二栅极结构，所述第一栅极结构和所述第二栅极结构均包括栅介质层、位于栅介质层上的栅极层以及位于所述栅极层上的第一阻挡层。
45.步骤s2，去除所述第一区域的第一阻挡层和部分栅极层，使所述第一区域的栅极层顶面低于所述第二区域的栅极层顶面。
46.步骤s3，在所述第二栅极结构两侧的半导体衬底中形成应力外延层。
47.步骤s4，在所述第一区域的栅极层表面和和所述应力外延层表面形成金属硅化物层。
48.请参考图3，步骤s1，提供半导体衬底100，所述半导体衬底100可以是以下材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括所述材料层构成的多层结构或者为绝缘体上硅(soi)，绝缘体上层叠硅(ssoi)等。在本实施例中，所述半导体衬底100的材料为单晶硅或者绝缘体上硅。
49.所述半导体衬底100包括第一区域110、第二区域120以及隔离第一区域110和第二区域120的隔离结构130，所述第一区域110和第二区域120都可以包括n型或者p型的掺杂离
子。所述第一区域110可以为中压器件区域，所述第二区域120可以为低压器件区域。
50.在本技术的一些实施例中，所述隔离结构130可以包括绝缘介质层130a以及位于绝缘介质层130a和半导体衬底之间的氧化层130b，所述氧化层130b的材料例如为氧化硅层，可以采用热氧化工艺形成，所述绝缘介质层130a的材料可以为氧化硅、氮化硅或氮氧化硅等。本实施例中，所述绝缘介质层130a的材料为氧化硅，形成所述绝缘介质层130a的工艺可以为化学气相沉积工艺或者物理气相沉积工艺，可选的，所述化学气相沉积工艺例如为高深宽比(harp)沉积工艺。当然，所述隔离结构130还可以是已知的其他任意一种沟槽隔离结构所述隔离结构130的形成方法也可以是任意一种沟槽隔离结构的制作方法，本技术不对其进行限定。
51.所述第一区域110的半导体衬底上形成有栅极结构140a，所述栅极结构140a的一端延伸至所述隔离结构130，所述栅极结构140a包括栅介质层140a1、位于栅介质层140a1上的栅极层140a2以及位于所述栅极层140a2上的第一阻挡层140a3。同样的，所述第二区域120的半导体衬底上形成有栅极结构140b，所述栅极结构140b包括栅介质层140b1、位于栅介质层140b1上的栅极层140b2以及位于所述栅极层140b2上的第一阻挡层140b3。
52.所述第一区域的栅介质层厚度为100埃至300埃，所述第二区域的栅介质层厚度为10埃至100埃。
53.所述栅极层的材料可以为多晶硅(poly)。栅介质层140a1和栅介质层140b1可以为一层或多层，例如可以包括氮化层和/或氧化层，其中氮化层可以包括氮化钛、氮化硅中的至少一种，氧化层可以包括氧化硅、氧化铪、氧化锌、氧化铬中的至少一种。
54.所述第一阻挡层140a3和第一阻挡层140b3可以包括一层或多层结构，如可以为一层氧化层，或一层氮化层，或为氧化层/氮化层/氧化层三层结构等，具体取决于之前的制程工艺，其中氧化层可以是二氧化硅，氮化层可以是氮化硅。
55.需要说明的是在一些实施例中，所述隔离结构130与栅极结构140a之间、所述第二区域120的半导体衬底与栅极结构140b之间还形成有其他膜层(图上未示出)，其他膜层的材质取决于之前的制成工艺，例如可以是氧化硅。
56.请参考图4a和图4b，步骤s2，去除所述第一区域的第一阻挡层140a3和部分栅极层140a2，使所述第一区域的栅极层140a2顶面低于所述第二区域的栅极层140b2的顶面。去除的栅极层140a2厚度根据实际操作情况进行设计，只要保证后续研磨时不会碰到第一区域110栅极层140a2上的金属硅化物即可。例如，去除的栅极层140a2厚度可以为100埃至400埃，具体可以为100埃、200埃、300埃或400埃。去除所述第一区域110的第一阻挡层140a3和部分栅极层140a2后，所述第一区域110的栅极层140a2顶面与所述第二区域120的栅极层140b2顶面之间的高度差为200埃～500埃。
57.在本技术的一些实施例中去除所述第一栅极结构140a的第一阻挡层140a3和部分栅极层140a2的工艺，具体可以包括：
58.在所述第二区域120上形成光刻胶层150，如图4a所示；
59.刻蚀所述第一栅极结构140a的第一阻挡层140a3和部分栅极层140a2，使所述第一栅极结构140a的栅极层顶面140a2低于所述第二区域120的栅极层140b2的顶面，如图4b所示。
60.具体地，可以采用干法刻蚀工艺刻蚀第一区域110的第一阻挡层140a3和栅极层
140a2，根据刻蚀的材质选择刻蚀气体的种类。若第一阻挡层140a3为氧化硅/氮化硅/氧化硅三层结构时，干法刻蚀氧化硅的刻蚀气体可以包括cf4或chf3，干法刻蚀氮化硅的刻蚀气体可以包括sf6/o2或者cf4/o2。刻蚀栅极层140a2时，若栅极层140a2的材质为多晶硅时，刻蚀气体可以包括cl2。
61.刻蚀结束后，去除光刻胶层150。在本技术的一些实施例中，去除光刻胶层150的工艺为灰化工艺，因此，在去除光刻胶层150的同时，会在第一栅极结构140a的栅极层140a2表面形成一层薄薄的自然氧化层160，如图5所示。
62.进行步骤s3，在所述第二栅极结构两侧的半导体衬底中形成应力外延层。在一些实施例中，形成应力外延层之前，还包括在所述第一区域110的栅极层140a1和栅介质层140a2两侧、第二栅极结构140b两侧形成偏移侧墙。请参考图6a，在所述第一区域110、第二区域120的半导体衬底表面、第一区域的栅极层140a2表面和侧面、第一区域的栅介质层侧面、第二栅极结构140b的表面和侧面及隔离结构130表面沉积第二阻挡层170，可以采用化学气相沉积法、或者炉管工艺生长，所述第二阻挡层170可以包括氮化层，例如为氮化硅。
63.然后去除所述隔离结构130表面、第一区域的栅极层140a2表面(若前述工艺去除光刻胶层150时形成的氧化层160还存在，则是在氧化层160表面)、第二栅极结构140b表面、以及第一区域110和第二区域120的半导体衬底表面的第二阻挡层170，在所述第一区域的栅极层140a1和栅介质层140a2两侧、第二栅极结构140b两侧形成偏移侧墙，如图6b所示。也就是说，仅仅保留位于栅极层140a1和栅介质层140a2两个侧壁部分，以及第二栅极结构140b两个侧壁部分的第二阻挡层170，以形成所述偏移侧墙。
64.去除第二阻挡层170时，可以选择各向异性干法刻蚀法，刻蚀的气体可以包括氯气和氟化碳等。
65.请结合图7a和图7b所示，在所述第二栅极结构140b两侧的半导体衬底中形成应力外延层200，例如为硅锗外延层。
66.请参考图7a，首先在所述第二栅极结构140b的偏移侧墙(也就是第二栅极结构140b两侧的第二阻挡层170)两侧形成第一侧墙。本技术实施例的第一侧墙结构为on(oxide nitride)结构。on结构的形成过程可以是，在第二区域120上采用化学气相沉积法依次沉积氧化层180和氮化层190，其中氧化层180和氮化层190例如可以是氧化硅和氮化硅。再利用各向异性的干法刻蚀依次刻蚀第二区域120的半导体表面和栅极结构140b表面的氮化层190和氧化层180，仅留下第二区域120栅极结构140b两侧的氮化层190和氧化层180，形成on结构的第一侧墙。
67.请参照图7b，然后刻蚀所述第一侧墙两侧的半导体衬底，形成凹槽，例如可以采用干法刻蚀，并在所述凹槽中生长应力外延层200。所述应力外延层200例如为硅锗外延层。硅锗外延层的形状可以为类西格玛(sigma)形状，所述类西格玛形状对半导体性能提升效果最好，当然也可以根据具体的制程工艺选择其它形状的硅锗外延层。所述应力外延层200的厚度可以为400埃～1000埃。
68.在形成硅锗外延层之后，还可以通过离子注入法形成源漏极，在此不作展开介绍。
69.请参考图8a和图8b，步骤s4，在所述第一区域110的栅极层140a2表面和应力外延层200表面形成金属硅化物层220，金属硅化物层220通过采用自对准金属硅化物工艺制作形成。
70.请参照图8a，经过sab刻蚀工艺后，在所述第一区域110的偏移侧墙和所述第二区域120的第一侧墙两侧形成第二侧墙210。同时，sab刻蚀工艺后第一区域110上栅极层140a2表面上的氧化层160被去除，暴露出栅极层140a的表面，为后续形成金属硅化物做准备。
71.请参考图8b，在栅极层140a2、应力外延层200的表面沉积金属，例如沉积镍，以使栅极层140a2、应力外延层200表面的多晶硅与沉积的金属反应生成金属硅化物层例如硅化镍。由于栅极层140b2表面存在阻挡层，因此无法形成金属硅化物层。
72.在形成金属硅化物层220后，还可以进行后续的工艺制程。例如可以包括以下常规步骤：
73.在所述第一区域110、第二区域120及隔离结构130的表面沉积第三阻挡层230，第三阻挡层230可以为氮化层、氧化硅、氮氧化硅及碳氮化硅中的至少一种，例如为氮化硅，如图9所示。
74.参考附图10a至附图10b在所述第三阻挡层230表面沉积层间介电层240，所述层间介电层240表面与所述第二区域120栅极结构140b2的顶面基本水平。
75.请参考图10a所示，在所述第三阻挡层230表面沉积介电材料层240a，所述介电材料层240a完全覆盖所述第一区域110和第二区域120，并且整个介电材料层240a的顶面都高于所述第一栅极结构和所述第二栅极结构的顶面。本实施例中，所述介电材料层240a的材料包括氮化硅、氧化硅、氮氧化硅、碳氮氧化硅中的至少一种，例如包括氧化硅，形成所述介电材料层240a的工艺可以为化学气相沉积工艺或者物理气相沉积工艺，例如等离子体气相沉积工艺。
76.参考附图10b所示，平坦化所述介电材料层240a，至完全暴露第二栅极结构140b表面的第三阻挡层230，所述介电材料层240a转化为层间介电层240，所述层间介电层240的表面与所述第二栅极结构140b表面的第三阻挡层230顶面基本水平。
77.由于所述第一区域110的第二阻挡层230的表面低于所述第二栅极结构140b的第三阻挡层230顶面，因此，当平坦化所述介电材料层240a的工艺停止时，不会刻蚀到所述第一区域的金属硅化物层220，所述的平坦化工艺例如化学机械研磨工艺(cmp)。形成所述层间介电层240后，所述第一区域和第二区域的层间介电层240的表面基本水平，并且所述第二栅极结构140b表面的第三阻挡层230顶面与所述层间介电层240的表面基本水平。本技术实施例中所述的
″
基本水平
″
指完全水平或者虽然期望为完全水平，但是由于工艺操作以及控制的问题，两个相对比的平面大体上在同一水平面，其表面高度差在工艺允许的最大误差范围内。
78.请参考附图11所示，暴露所述第二栅极结构140b的栅极层140b2。需要依次去除所述栅极层140b2上方的第三阻挡层230、第一阻挡层140b3，去除的工艺例如为干法刻蚀工艺，所述干法刻蚀工艺所采用的等离子体包括cf4。
79.请参考附图12和13所示，去除所述第二栅极结构140b的栅极层140b2，在所述第二栅极结构140b的栅极层140b2的对应位置形成金属栅250。去除所述第二栅极结构140b的栅极层140b2的工艺例如为干法刻蚀工艺。形成所述金属栅的工艺例如为化学气相沉积或者物理气相沉积，在所述栅介质层140b1表面沉积金属栅材料，所述金属栅材料同时会沉积在所述层间介电层240的整个表面，因此，后续采用平坦化工艺例如cmp工艺研磨所述金属栅材料至第一区域的层间介电层240上没有金属栅材料为止，且栅介质层140b1表面的金属栅
材料的表面与所述层间介电层240表面基本水平，形成金属栅250。所述金属栅材料包括w、al、cu、ti、ta、tan、nisi、cosi、tin、tial和tasin中的至少一种。本技术实施例所述的金属栅材料例如为金属铝。
80.本技术提供的半导体器件的形成方法，通过在研磨工艺之前刻蚀第一区域的栅极层，使第一区域的栅极层顶部低于第二区域的栅极层顶部，从而避免在后续的cmp工艺中研磨到第一区域栅极层上的金属硅化物层，导致机械行为异常，损坏器件结构。
81.本技术实施例还提供一种半导体器件，由于实施例的半导体器件结构与附图13的结构基本一致，仅是器件名称与前述稍有不同但实质结构是一样的。
82.请继续参照图13，所述半导体器件包括：半导体衬底100，所述半导体衬底100包括第一区域110、第二区域120以及隔离第一区域110和第二区域120的隔离结构130；
83.第一栅介质层140a1，位于所述第一区域110的半导体衬底上；
84.第二栅介质层140b1，位于所述第二区域120的半导体衬底上；
85.第一栅极层140a2，位于所述第一栅介质层140a1上，且第一栅介质层140a1和第一栅极层140a2的一端延伸至所述隔离结构130，所述第一栅极层140a2表面形成有金属硅化物层220；
86.金属栅250，位于所述第二栅介质层140b1上；
87.第三阻挡层230，覆盖所述第一区域110和第二区域120，且暴露出金属栅250的表面，所述金属硅化物层220表面的第三阻挡层230的顶面低于所述金属栅250的表面；
88.层间介电层240，覆盖所述第一区域110和第二区域120，且与所述金属栅250的顶面平齐。
89.在本技术的实施例中，第一栅极层140a2的材料包括多晶硅。所述金属栅250的材料包括w、al、cu、ti、ta、tan、nisi、cosi、tin、tial和tasin中的至少一种。
90.综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的示例性实施例的精神和范围内。
91.此外，本技术中的某些术语已被用于描述本公开的实施例。例如，“一个实施例”，“实施例”和/或“一些实施例”意味着结合该实施例描述的特定特征，结构或特性可以包括在本公开的至少一个实施例中。因此，可以强调并且应当理解，在本说明书的各个部分中对“实施例”或“一个实施例”或“替代实施例”的两个或更多个引用不一定都指代相同的实施例。此外，特定特征，结构或特性可以在本公开的一个或多个实施例中适当地组合。
92.应当理解，在本公开的实施例的前述描述中，为了帮助理解一个特征，出于简化本公开的目的，本技术有时将各种特征组合在单个实施例、附图或其描述中。或者，本技术又是将各种特征分散在多个本技术的实施例中。然而，这并不是说这些特征的组合是必须的，本领域技术人员在阅读本技术的时候完全有可能将其中一部分特征提取出来作为单独的实施例来理解。也就是说，本技术中的实施例也可以理解为多个次级实施例的整合。而每个次级实施例的内容在于少于单个前述公开实施例的所有特征的时候也是成立的。
93.在一些实施方案中，表达用于描述和要求保护本技术的某些实施方案的数量或性质的数字应理解为在某些情况下通过术语“约”，“近似”或“基本上”修饰。例如，除非另有说
明，否则“约”，“近似”或“基本上”可表示其描述的值的
±
20％变化。因此，在一些实施方案中，书面描述和所附权利要求书中列出的数值参数是近似值，其可以根据特定实施方案试图获得的所需性质而变化。在一些实施方案中，数值参数应根据报告的有效数字的数量并通过应用普通的舍入技术来解释。尽管阐述本技术的一些实施方案列出了广泛范围的数值范围和参数是近似值，但具体实施例中都列出了尽可能精确的数值。
94.本文引用的每个专利，专利申请，专利申请的出版物和其他材料，例如文章，书籍，说明书，出版物，文件，物品等，可以通过引用结合于此。用于所有目的的全部内容，除了与其相关的任何起诉文件历史，可能与本文件不一致或相冲突的任何相同的，或者任何可能对权利要求的最宽范围具有限制性影响的任何相同的起诉文件历史。现在或以后与本文件相关联。举例来说，如果在与任何所包含的材料相关联的术语的描述、定义和/或使用与本文档相关的术语、描述、定义和/或之间存在任何不一致或冲突时，使用本文件中的术语为准。
95.最后，应理解，本文公开的申请的实施方案是对本技术的实施方案的原理的说明。其他修改后的实施例也在本技术的范围内。因此，本技术披露的实施例仅仅作为示例而非限制。本领域技术人员可以根据本技术中的实施例采取替代配置来实现本技术中的申请。因此，本技术的实施例不限于申请中被精确地描述过的哪些实施例。