图像传感器和用于形成图像传感器的方法与流程

1.本技术的实施例涉及图像传感器和用于形成图像传感器的方法。


背景技术：

2.许多现代电子器件，诸如，例如，摄像机和手机，都使用带有图像传感器的集成电路(ic)。近年来，互补金属氧化物半导体(cmos)图像传感器已开始被广泛应用，同时大量取代电荷耦合器件(ccd)图像传感器。与ccd图像传感器相比，由于低功耗、尺寸小、快速数据处理、数据直接输出和低制造成本，cmos图像传感器越来越受到青睐。一些类型的cmos图像传感器包括前照式(fsi)图像传感器和背照式(bsi)图像传感器。


技术实现要素：

3.根据本技术的实施例，提供了一种图像传感器，包括：衬底；器件层，覆盖在衬底上并且限定第一台面结构；覆盖层，覆盖在器件层上，其中，衬底、覆盖层和器件层为半导体，并且其中，器件层具有不同于衬底和覆盖层的吸收系数；第一光检测器，位于第一台面结构处的器件层中；以及介电层，延伸穿过器件层至衬底，其中，介电层沿着第一台面结构的边界以第一闭合路径延伸以围绕第一台面结构。
4.根据本技术的另一个实施例，提供了一种图像传感器，包括：衬底；器件层，覆盖在衬底上并且凹陷在衬底中；覆盖层，覆盖在器件层上；第一光检测器，位于器件层中；以及间层，以杯状盛装器件层的下侧并且将器件层与衬底分离；其中，衬底、覆盖层、间层和器件层为半导体，其中，间层无掺杂，并且其中，器件层具有不同于衬底、覆盖层和间层的能带间隙。
5.根据本技术的又一个实施例，提供了一种用于形成图像传感器的方法，方法包括：在衬底上方沉积第一层；在第一层中选择性地进行蚀刻以在第一层中形成一个或多个开口并且暴露衬底；沉积覆盖第一层的第二层，并且填充一个或多个开口，其中，第一层和第二层中的一个为介电层，并且第一层和第二层中的另一个为半导体层；在第二层中执行平坦化以使第二层定位至一个或多个开口，其中，半导体层和介电层在侧壁边界直接接触，侧壁边界以闭合路径延伸以围绕并且标定台面结构；以及在台面结构中的形成光检测器。
附图说明
6.当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为了论述清楚，各种部件的尺寸可以任意增加或减小。
7.图1示出了图像传感器的一些实施例的截面图，其中，器件层覆盖在衬底上并且具有不同于衬底的半导体材料。
8.图2a和图2b示出了图1的器件层限定的台面结构的一些实施例的顶部布局。
9.图3a
‑
图3c示出了图1的图像传感器的一些可选的实施例的截面图，其中，改变接
触区域和接触阱。
10.图4示出了图1的图像传感器的一些可选的实施例的截面图，其中，器件覆盖层位于器件层上。
11.图5示出了图1的图像传感器的一些可选的实施例的截面图，其中，像素间介电层具有与器件层的底面齐平或大约齐平的底面。
12.图6示出了图5的图像传感器的一些实施例的可选的截面图，其中完全示出两个邻近的像素。
13.图7a和图7b示出了图1的图像传感器的一些更详细的实施例的截面图，其中，图像传感器还包括互连结构并且分别为前照式(fsi)和背照式(bsi)。
14.图8示出了图像传感器的一些实施例的截面图，其中，器件层凹陷进衬底中并且具有不同于衬底的半导体材料。
15.图9图示了图8的图像传感器的一些实施例的顶部布局。
16.图10a
‑
10f示出了图8的图像传感器的一些可选的实施例的截面图，其中，改变图像传感器的组成。
17.图11示出了图8的图像传感器的一些可选的实施例的截面图，其中，衬底注入区域加衬器件层。
18.图12示出了图8的图像传感器的一些可选的实施例的截面图，其中，省略了间层覆盖层。
19.图13示出了图12的图像传感器的一些可选的实施例的截面图，其中，省略了间层。
20.图14a
‑
图14d示出了图12的图像传感器的一些可选的实施例的截面图，其中，改变图像传感器的的组成。
21.图15示出了图8的图像传感器的一些实施例的截面图，其中，衬底介电层位于衬底最外面的侧壁上。
22.图16a和图16b示出了图8的图像传感器的一些更详细的实施例的截面图，其中，图像传感器还包括互连结构并且分别为fsi和bsi。
23.图17
‑
图23示出了一种用于形成图像传感器的方法的一些实施例的截面图，其中，器件层覆盖在衬底上并且具有不同于衬底的半导体材料。
24.图24示出了图17
‑
图23的方法的一些实施例的框图。
25.图25
‑
图31示出了图17
‑
图23的方法的一些可选实施例的一系列截面图，其中，器件层形成在像素间介电层之后。
26.图32示出了图25
‑
图31的方法的一些实施例的框图。
27.图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41示出了一种用于形成图像传感器的方法的一些实施例的一系列截面图，其中，器件层凹陷到衬底中并且具有不同于衬底的半导体材料。
28.图42示出了图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41的方法的一些实施例的框图。
29.图43、图44a、图44b和图45
‑
图49示出了图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41的方法的一些可选的实施例的一系列截面图，其中，器件层平坦化移除了硬掩模层。
30.图50示出了图43、图44a、图44b和图45
‑
图49的方法的一些实施例的框图。
具体实施方式
31.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或示例。以下描述组件和布置的特定实例，以简化本发明。当然，这些仅仅是示例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各种示例中重复参考标号和/或字符。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各种实施例和/或配置之间的关系。
32.而且，为了便于描述，在此可以使用诸如“在
…
下面”、“在
…
下方”、“下部”、“在
…
上方”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在涵盖除附图所示的方向之外的使用或操作中的器件的不同方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关描述符也可进行相应的解释。
33.互补金属氧化物半导体(cmos)图像传感器可以被用于检测近红外(nir)辐射和红外(ir)辐射。这可以由用于飞行时间(tof)成像和其他合适类型的成像的cmos图像传感器而产生。然而，cmos图像传感器通常包括硅基光检测器。硅具有较大带间隙并且因此对nir辐射和ir辐射的吸收差。因此，cmos图像传感器可以具有对于nir和ir辐射较差的量子效率(qe)。为缓解这种情况，可以基于锗或其他具有较小带间隙的合适类型的半导体材料用光检测器替代硅基光检测器。
34.用于形成诸如cmos图像传感器的方法可以包括提供衬底，在衬底上外延生长具有比衬底小的带间隙的器件层，以及在器件层中形成光检测器。因为光检测器形成在器件层中，所以光检测器的信噪比(snr)、qe和其他合适的性能指标取决于器件层的晶体质量。例如，较差的晶体质量可能增加泄漏电流并且因此可能降低snr和qe。但是，外延形成具有高晶体质量的器件层可能会具有挑战性。此外，在不损坏器件层的晶格情况下，完成器件层周围的cmos图像传感器可能会具有挑战性。
35.本发明的各种实施例涉及用于形成图像传感器的方法，其中，器件层覆盖在衬底上并且具有不同于衬底的半导体材料，并且其中，器件层具有高晶体质量。此外，本发明的各种实施例涉及由方法产生的图像传感器。该方法的一些实施例包括：在衬底上外延生长器件层；图案化器件层以形成将器件层分为与像素相对应的台面结构的沟槽；形成填充沟槽并且分离台面结构的像素间介电层；以及在台面结构中形成光检测器。该方法的其他实施例包括：在衬底上方沉积像素间介电层；图案化像素间介电层以形成与像素相对应的腔；在腔中外延生长台面结构；以及在台面结构中形成光检测器。下面将对方法的另外其他实施例进行描述。
36.因为器件层和衬底为不同半导体材料，所以晶格常数可能不同。由此，可能在器件层与衬底之间的界面处产生线位错缺陷。因为可以在上述方法中的衬底外面图案化器件层，所以界面可以位于器件层的底面上并且因此可以覆盖较小面积。因为界面可以覆盖较小面积，所以线位错缺陷的密度可以较低，并且晶体质量可以由此较高。较高晶体质量会减
小泄漏电流并且由此会增强光检测器的snr、qe和其他合适的性能指标。
37.参考图1，提供图像传感器的一些实施例的截面图100，其中，器件层102覆盖在衬底104上并且具有不同于衬底104的半导体材料。此外，器件层102的侧壁从上到下毗连像素间介电层106。器件层102可以，例如，是或包括锗、硅锗、一些其他合适的半导体材料或前述任何组合。衬底104可以，例如，是或包括硅和/或一些其他合适的半导体材料。
38.像素间介电层106延伸穿过器件层102至衬底104。此外，像素间介电层106将器件层102分为离散的台面结构102m。台面结构102m独立于图像传感器的像素108并且容纳独立于像素108的光检测器110。需注意，截面图100周围的像素仅部分展示。像素间介电层106可以，例如，是或包括氧化硅和/或一些其他合适的介电质。
39.从下文将会看到，一种用于形成图像传感器的方法，例如，包括在衬底104上外延生长器件层102；图案化器件层102以形成将器件层102分为台面结构102m的沟槽；以及在沟槽中形成像素间介电层106。但是，也可接受其他合适的方法。
40.因为器件层102和衬底104为不同半导体材料，所以晶格常数可能不同。由此，可能在器件层102与衬底104之间的界面112处产生线位错缺陷。此外，因为界面112位于器件层102的底面并且没有沿着器件层102的侧壁延伸，所以界面112覆盖较小面积。由此，因线位错缺陷的密度可以较低，并且晶体质量可以较高。较高晶体质量会减小泄漏电流并且由此会增强光检测器110的snr、qe和其他合适的性能指标。
41.因为台面结构102m是离散的并且通过像素间介电层106彼此分离，所以台面结构102m之间的电气隔离性较高。由此，台面结构102m可能具有较高密度。此外，因为可以通过图案化器件层102来限定台面结构102m的顶部布局，所以可以针对较高密度选择该顶部布局。顶部布局可以，例如，为正方形、矩形、六边形、三角形、圆形、八边形、五边形或一些其他合适的形状。因为密度可以较高，并且因为台面结构102m可以被限定并且通过相对较少的工艺步骤彼此隔离，所以图像传感器的制造成本可能会较低。
42.光检测器110包括相应的第一接触区域114、相应的第二接触区域116和相应的接触阱118。虽然对于截面图100周围的像素108是不可见的，但是截面图100周围的像素108仍包括第一接触区域114、第二接触区域116和接触阱118。截面图100中间的像素108可以，例如，表示截面图100周围的像素108。
43.第一接触区域114、第二接触区域116和接触阱118为器件层102中的掺杂半导体区域。第一接触区域114具有第一掺杂类型，并且第二接触区域116和接触阱118具有与第一掺杂类型相反的第二掺杂类型。第一掺杂类型和第二掺杂类型可以，例如，分别为n型和p型或相反。接触阱118独立于第二接触区域116的下侧并且分别以杯状盛装第二接触区域116的下侧以将第二接触区域116与器件层102的本体分离。在一些实施例中，器件层102的本体未被掺杂。光检测器110可以，例如，是pin光检测器或一些其他合适类型的光检测器。
44.器件覆盖层120覆盖在器件层102和像素间介电层106上。在可选的实施例中，器件覆盖层120位于器件层102上并且不覆盖在像素间介电层106上。器件覆盖层120保护器件层102，同时在器件层102上方形成硅化物层(未示出)和互连结构(未示出)。这防止了对器件层102的晶体损坏，该晶体损坏可能会降低光检测器110的snr、qe和其他合适的性能指标。器件覆盖层120可以，例如，为与衬底104相同的材料并且/或者可以，例如，是或包括硅或一些其他合适的半导体材料。
45.在一些实施例中，器件层102和衬底104之间接触的界面112在全部像素108上为展平的和/或平坦的。在一些实施例中，衬底104的最上面的点与器件层102的最下面的点之间的垂直线间距离为约0，在器件层102的高度h
dl
的约0.01％
‑
0.10％、0.10％
‑
1.00％或1.00％
‑
5.00％范围内，小于10、50、100或200纳米，或者一些其他合适的值。在一些实施例中，最上面的点和最下面的点位于像素108和/或界面112。在其他实施例中，最上面的点和最下面的点对于整个衬底104是全局的。
46.在一些实施例中，器件层102是或包括与硅相对的具有对于nir辐射和/或ir辐射来说较高吸收系数的材料。例如，器件层102可以是或包括锗。因此，图像传感器可以用于检测nir辐射和/或ir辐射。这查找到用于tof成像和其他合适类型的成像的应用。nir辐射可以，例如，包括约700
‑
1000纳米的波长、约850
‑
940纳米的波长、约940
‑
1310纳米的波长、一些其他合适的波长或前述任何组合。ir辐射可以，例如，包括约1
‑
30纳米的波长和/或其他合适的波长。
47.在一些实施例中，器件层102是或包括与硅相对的具有较小带间隙的材料。此类较小带间隙可以，例如，产生对于nir辐射和/或ir辐射来说较高的吸收系数。在一些实施例中，器件层102是或包括与衬底104和/或器件覆盖层120相对的具有对于nir辐射和/或ir辐射来说较高吸收系数的材料。在一些实施例中，器件层102是或包括与衬底104和/或器件覆盖层120相对的具有较小带间隙的材料。在一些实施例中，器件层102是或包括碳、硅、锗或一些其他合适的iv族元素。
48.在一些实施例中，器件层102的本体未被掺杂和/或是本征的。在一些实施例中，器件覆盖层120的本体未被掺杂和/或是本征的。在一些实施例中，衬底104的本体掺杂有p型掺杂剂或n型掺杂剂。在其他实施例中，衬底104的本体未被掺杂和/或是本征的。
49.在一些实施例中，像素间介电层106具有顶面，顶面与器件层102的顶面齐平或大约齐平。在一些实施例中，像素间介电层106具有高度h
idl
，高度h
idl
大于或等于器件层102的高度h
dl
。在一些实施例中，对于增加的电气隔离性，像素间介电层106延伸进入衬底104至非零距离d1。像素间介电层106的h
idl
可以，例如，为约2微米与50微米之间、约2微米与26微米之间、约25微米与50微米之间或一些其他合适的厚度值。
50.参照图2a和图2b，提供了图1的台面结构102m的一些实施例的顶部布局200a、200b。需注意，顶部布局200a、200b周围的台面结构102m和光检测器110仅部分展示，但是可以，例如，用作顶部布局200a、200b内部的他们的补足物。此外，需注意，未示出第一接触区域114、第二接触区域116和接触阱118。图1的横截面视图100可以，例如，分别沿图2a和图2b中的线a和线b截取。但是，也可接受其他合适的位置。
51.在图2a中，台面结构102m为带有圆角的矩形。在可选的实施例中，台面结构102m具有一些其他合适的布局。此外，台面结构102m被布置成行和列。沿着每一行和每一列，台面结构102m在第一导向与第二导向之间以周期性图形交替。在第一导向，台面结构在第一方向(例如，x方向)上延长。在第二导向，台面结构在横向于第一方向的第二方向(例如，y方向)上延长。台面结构102m可以，例如，在第一导向与第二导向之间交替以提高密度，同时在第一方向和第二方向上都在台面结构102m的中心ctr之间维持平均间距p。例如，这可以增强图像传感器的传感均匀性。
52.在图2b中，台面结构102m为六边形的，并且针对高密度被布置为蜂巢模式。在可选
的实施例中，台面结构102m可以具有一些其他合适的多边形布局(例如，八边形布局、三角形布局、五边形布局等)、圆形布局或其他合适的布局。此外，台面结构102m在第一方向(例如，x方向)上具有第一尺寸x
m
并且在第二方向(例如，y方向)上具有第二尺寸y
m
，第一尺寸x
m
和第二尺寸y
m
相同或基本上相同。在可选的实施例中，第一尺寸x
m
和第二尺寸y
m
不相同并且基本上不相同。当两个尺寸每一个都在两个尺寸平均值的约1％、2％、5％或10％范围内时，两个尺寸(例如，第一尺寸x
m
和第二尺寸y
m
)可以，例如，基本上相同。但是，也可接受其他合适的百分比。
53.因为台面结构102m为多边形的，并且台面结构102m的第一尺寸x
m
和第二尺寸y
m
相同或基本上相同，所以可以更有效地利用台面结构102m的表面积。例如，光检测器110可以在第一方向上具有第一尺寸x
p
并且在第二方向上具有第二尺寸y
p
，第一尺寸x
p
和第二尺寸y
p
相同或基本上相同以增强传感均匀性。由此，如果台面结构102m的第一尺寸x
m
与第二尺寸y
m
之间差异较大，那么台面结构102m可以具与大量未使用的表面积(例如，未被光检测器110占用的表面积)。因为形成台面结构102m，所以第一尺寸x
m
和第二尺寸y
m
相同或基本上相同减轻这一情况并且因此增强台面结构102m表面积使用效率。
54.在一些实施例中，台面结构102m具有多边形顶部布局，多边形顶部布局为等边的或基本上等边的和/或等角的或基本上等角的。基本上等边可以，例如，意味着多边形的边具有平均长度，并且多边形的每一个边具有不同于平均长度的长度，该长度小于平均长度约1％、5％或10％。基本上等角可以，例如，意味着多边形的角具有平均角，并且多边形的每一个角具有不同于平均角的角，该角小于平均角约1％、5％或10％。然而，其他含义也适于基本上等边和基本上等角。
55.在一些实施例中，光检测器110占用台面结构102m的表面积的约50％
‑
100％、约50％
‑
75％、约75％
‑
100％或一些其他合适的百分比。如果被占用的表面积太低(例如，小于约50％或一些其他合适的值)，那么qe可能会太低和/或台面结构102m的密度可能会太低。
56.在一些实施例中，台面结构102m具有约每平方微米40
‑
26000的密度、约每平方微米40
‑
13020的密度、约每平方微米13020
‑
26000的密度或一些其他合适的值。如果密度太低(例如，小于约每平方微米40或一些其他合适的值)，那么图像分辨率可能会太低。如果密度太高(例如，大于约每平方微米26000或一些其他合适的值)，那么可能会产生尺度和可靠性问题。
57.在一些实施例中，台面结构102m的第一尺寸x
m
为约0.1
‑
100微米、约0.1
‑
50微米、约50
‑
100微米或一些其他合适的值。在一些实施例中，台面结构102m的第二尺寸y
m
为约0.1
‑
2微米、约0.1
‑
1微米、约1
‑
2微米或一些其他合适的值。如果第一尺寸x
m
太小(例如，小于约0.1微米或一些其他合适的值)，并且/或者第二尺寸y
m
太小(例如，小于约0.1微米或一些其他合适的值)，那么台面结构102m可能会太小，并且qe可能会较差。如果第一尺寸x
m
太大(例如，大于约100微米或一些其他合适的值)，并且/或者第二尺寸y
m
太大(例如，大于约2微米或一些其他合适的值)，那么台面结构102m的密度可能会太低。
58.在一些实施例中，台面结构102m之间的距离d
idl
大于约100埃、约200埃、约500埃、约1000埃或一些其他合适的值。此外，在一些实施例中，距离d
idl
为约100
‑
2000埃、约100
‑
1000埃、约1000
‑
2000埃或一些其他合适的值。如果距离d
idl
太小(例如，小于约100埃或一些其他合适的值)，那么台面结构102m之间的泄漏电流可能会较高，并且qe可能会较差。如果
距离d
idl
太高(例如，大于约2000埃或一些其他合适的值)，那么台面结构102m的密度可能会太低。
59.在一些实施例中，台面结构102m的第一尺寸x
m
与台面结构102m之间的距离d
idl
之间的第一比例为约2
‑
500、约10
‑
251、约251
‑
500或一些其他合适的值。在一些实施例中，台面结构102m的第二尺寸y
m
与台面结构102m之间的距离d
idl
之间的第二比例为约2
‑
200、约2
‑
101、约101
‑
200或一些其他合适的值。如果第一比例太小(例如，小于约2或一些其他合适的值)，那么第一尺寸x
m
可能会太小，并且/或者距离d
idl
可能太大。同样地，如果第二比例太小(例如，小于约2或一些其他合适的值)，那么第二尺寸y
m
可能会太小，并且/或者距离d
idl
可能太大。如果第一比例太大(例如，大于约500或一些其他合适的值)，那么第一尺寸x
m
可能会太大，并且/或者距离d
idl
可能太小。同样地，如果第二比例太大(例如，大于约200或一些其他合适的值)，那么第二尺寸y
m
可能会太大，并且/或者距离d
idl
可能太小。
60.参考图3a
‑
图3c，提供图1的图像传感器的一些可选的实施例的截面图300a
‑
截面图300c，其中，第一接触区域114、第二接触区域116和接触阱118改变。在图3a和图3c中，省略了接触阱118。在图3b和图3c中，像素108具有较少接触区域。例如，像素108每一个可以具有第一接触区域114中的单独一个和第二接触区域116中的单独一个。此外，第一接触区域114位于相应像素108的第一边上，并且第二接触区域116位于分别与第一边相对的相应像素108的第二侧上。
61.参考图4，提供图1的图像传感器的一些可选的实施例的截面图400，其中，器件覆盖层120位于器件层102上。如此，暴露像素间介电层106。
62.参考图5，提供图1的图像传感器的一些可选的实施例的截面图500，其中，像素间介电层106具有与器件层102的底面齐平或大约齐平的底面。此外，在一些实施例中，器件层102的高度h
dl
与像素间介电层106的高度h
idl
相同或大约相同。
63.从下文将会看到，用于形成图像传感器的方法可以，例如，包括在衬底104上方形成像素间介电层106；图形化像素间介电层106以形成暴露衬底104的多个腔；以及在腔中外延生长台面结构102m。但是，也可接受其他合适的方法。例如，上面关于图1描述的方法可以可选地用于形成图像传感器。如图1，界面112位于器件层102的底面，并且由此覆盖较小面积。由于该较小面积，线位错缺陷的密度可能会较低，并且晶体质量可能会较高。
64.因为台面结构102m是离散的并且通过像素间介电层106彼此分离，所以台面结构102m之间的电气隔离性较高。由此，台面结构102m可能具有较高密度。此外，因为可以通过图案化像素间介电层106限定台面结构102m的顶部布局，所以可以针对较高密度选择该顶部布局。顶部布局可以，例如，为正方形、矩形、六边形、三角形、圆形、八边形、五边形或一些其他合适的形状。因为密度可以较高，并且因为台面结构102m可以被限定并且通过相对较少的工艺步骤彼此隔离，所以图像传感器的制造成本可能会较低。
65.参考图6，提供图5的图像传感器的一些实施例的截面图600，其中，完全示出两个邻近的像素108。像素108可以，例如，共用一个通用布局。
66.参考图7a和图7b，提供图1的图像传感器的一些更详细的实施例的截面图700a、截面图700b，其中，图像传感器还包括互连结构702并且分别为前照式(fsi)和背照式(bsi)。互连结构702覆盖在位于衬底104的正面104f的器件覆盖层120上，并且包括互连介电层704、多个接触件706、多个丝708和多个通孔710。互连介电层704可以，例如，是或包括氧化
硅和/或一些其他合适的介电质。
67.接触件706、丝708和通孔710在互连介电层704中。接触件706在第一接触区域114和第二接触区域116上自硅化物层712延伸。丝708和通孔710交替堆叠在接触件706上并且电耦合至接触件706。虽然接触件706中的一些没有延伸至截面图700a、截面图700b中任何丝，但是接触件706可以，例如，延伸至截面图700a、截面图700b外面的丝。接触件706、丝708和通孔710可以，例如，是或包括金属和/或一些其他合适的导电材料。硅化物层712可以，例如，是或包括镍硅化物和/或一些其他合适的硅化物。
68.抗蚀剂保护介电(rpd)层714和接触蚀刻停止层(cesl)716将互连结构702与器件覆盖层120分离。从下文将会看到，rpd层714可以，例如，限定在图像传感器形成过程中形成硅化物层712的位置处。此外，在形成接触件706的同时，cesl 716可以，例如，充当蚀刻停止件。rpd层714可以，例如，是或包括氧化硅和/或一些其他合适的介电质。cesl 716可以，例如，是或包括氮化硅和/或一些其他合适的介电质。
69.在图7a中，其中，图像传感器为fsi，微透镜718覆盖在位于衬底104正面104f的互连结构702上。此外，抗反射层720将微透镜718与互连结构702分离。在图7b中，其中，图像传感器为bsi，微透镜718位于在衬底104背面104b的衬底104之下。此外，抗反射层720将微透镜718与衬底104背面104b分离。微透镜718与光检测器110的入射辐射相对应并且聚焦光检测器110的入射辐射。
70.虽然图2a和图2b示出图1中的台面结构102m的顶部布局，但是顶部布局也可以被应用于图3a
‑
图3c、图4
‑
图6、图7a和图7b中的任何一个中的台面结构102m。例如，可以沿着图2a的线a或图2b的线b截取图3a
‑
图3c、图4
‑
图6、图7a和图7b中的任何一个。虽然图3a
‑
图3c示出图1中的图像传感器中的第一接触区域114、第二接触区域116和接触阱118的变型，但是这些变型也可以被应用于图4
‑
图6、图7a和图7b中的任何一个中的图像传感器。虽然在图4示出图1中的图像传感器中的器件覆盖层120的变型，但是这些变型也可以被应用于图3a
‑
图3c、图5、图6、图7a和图7b中的任何一个中的图像传感器。虽然图5和图6示出图1中的图像传感器中的像素间介电层106的变型，但是这些变型也可以被应用于图3a
‑
图3c、图4、图7a和图7b中的任何一个中的图像传感器。虽然图7a和图7b示出图1中分别为fsi结构和bsi结构的图像传感器，但是图3a
‑
图3c和图4
‑
图6中的任何一个的图像传感器可以具有如图7a中所示的fsi结构和如图7b中所示的bsi结构。
71.参考图8，提供图像传感器的一些实施例的截面图800，其中，器件层102在像素108处凹陷进入到衬底104中，并且具有不同于衬底104点半导体材料。器件层102通过以杯状盛装器件层102下侧的间层802而与衬底104分离。此外，器件层102容纳独立于像素108的光检测器110。器件层102可以，例如，是或包括锗、硅锗、一些其他合适的半导体材料或前述任何组合。衬底104可以，例如，是或包括硅和/或一些其他合适的半导体材料。
72.间层802阻挡掺杂剂从衬底104扩散至器件层102。例如，衬底104的本体可以具有p型掺杂，并且间层802可以阻挡硼或其他合适的p型掺杂剂从衬底104扩散至器件层102。从衬底104扩散至器件层102的掺杂剂可以，例如，在增加像素间泄漏电流的器件层102中产生低电阻率区，这可能会降低光检测器110的snr、qe和其他合适的性能指标。间层802为不同于器件层102的未被掺杂的半导体材料，并且可以，例如，是或包括硅和/或一些其他合适的半导体材料。此外，在一些实施例中，间层802是或包括与衬底104相同的半导体材料。例如，
间层802和衬底104可以都是硅，并且/或者器件层102可以是锗或硅锗。但是，也可接受其他合适的半导体材料。
73.间层覆盖层804在间层802顶上。间层覆盖层804可以，例如，是间层802的氧化物。例如，间层覆盖层804可以是或包括氧化硅，并且间层802可以是或包括硅。但是，也可接受其他合适的材料。
74.在一些实施例中，在用于形成和清洗器件层102的方法中形成间层覆盖层804。此类方法可以，例如，包括在衬底104中的腔中外延生长器件层102，平坦化器件层102以使器件层102的顶面变展平，以及用包括臭氧的清洗液清洗来自顶面的错误粒子。但是，也可接受其他合适的方法和/或清洗液。使用臭氧进行清洗可以，例如，在间层802上形成氧化物(例如，氧化硅或一些其他合适的氧化物)，并且由此形成间层覆盖层804。
75.从下文将会看到，在清洗后执行热处理工艺中，间层覆盖层804可以充当阻挡件，同时形成图像传感器以防止器件层102突出在腔外面。如果器件层102已突出在腔外面，可以不用器件覆盖层120保护突出的部分，并且由此在后续工艺中，器件层102可能容易遭受损坏。例如，在后续硅化物工艺过程中，用于移除多于金属的蚀刻剂可以通过器件层102的突出的部分与器件层102接触并且在器件层102中进行蚀刻。进而，可以在器件层102中形成腔，并且由此可以损坏器件层102的晶格。因此，通过防止器件层102突出，间层覆盖层804可以阻止器件层102的晶体损坏并且由此可以增强光检测器110的snr、qe和其他合适的性能指标。
76.光检测器110包括第一接触区域114、第二接触区域116和接触阱118。第一接触区域114、第二接触区域116和接触阱118为器件层102中的掺杂半导体区域。第一接触区域114具有第一掺杂类型，并且第二接触区域116和接触阱118具有与第一掺杂类型相反的第二掺杂类型。光检测器110可以，例如，是或包括pin光电二极管或一些其他合适类型的光电二极管。
77.器件覆盖层120覆盖在器件层102上并且可以，例如，是或包括硅和/或一些其他合适的半导体材料。在一些实施例中，器件覆盖层120为与衬底104和/或间层802相同的材料。器件覆盖层120保护器件层102，同时在器件层102上方形成硅化物层(未示出)和互连结构(未示出)。这防止了对器件层102造成晶体损坏，该晶体损坏可能会降低光检测器110的snr、qe和其他合适的性能指标。
78.在一些实施例中，深注入隔离(dii)区域806和浅注入隔离(sii)区域808在衬底104中以在像素108与邻近的像素(未示出)之间提供电气隔离。dii区域806具有分别位于像素108相对侧的一对部。在一些实施例中，dii区域806沿着像素108的边界以闭合路径(在截面图800中不完全可见)延伸以围绕像素108。sii区域808分别在像素108相对侧覆盖在dii区域806上。在一些实施例中，sii域808沿着像素108的边界以闭合路径(在截面图800中不完全可见)延伸以围绕像素108，并且/或者具有与dii区域806相同的顶部布局。dii区域806和sii域808为共用一个掺杂类型的衬底104的掺杂区域，并且sii区域808具有比dii区域806大的掺杂浓度。在一些实施例中，共用的掺杂类型为与衬底104本体相同的掺杂类型。在其他实施例中，共用的掺杂类型为与衬底104本体相反的掺杂类型。
79.在一些实施例中，浅衬底注入(ssi)区域810在衬底104中并且分别位于像素108的相对侧。此外，dii区域806和sii域808在ssi区域810之间。ssi区域810为与衬底104本体共
用掺杂类型并且具有比衬底104本体大的掺杂浓度的衬底104的掺杂区域。
80.在一些实施例中，器件层102是或包括与间层802相对的具有对于nir辐射和/或ir辐射来说较高吸收系数的材料和/或与间层802相对的具有较小带间隙的材料。在一些实施例中，器件层102的高度h
dl
为约0.5
‑
1.0微米、约1.1微米、约1
‑
2微米、约2
‑
5微米、约5
‑
10微米或一些其它合适的值。
81.在一些实施例中，dii区域806的深度d
dii
为约0.5
‑
2微米、约0.5
‑
1.25微米、约1.25
‑
2微米或一些其它合适的值。如果深度d
dii
太小(例如，小于约0.5微米或一些其它合适的值)，那么dii区域806可以在像素108与邻近的像素之间提供较差电气隔离结构。如果dii区域806的深度d
dii
太大(例如，大于约2微米或一些其它合适的值)，那么可能会产生注入至此深度的工艺难题。
82.在一些实施例中，第一接触区域114的高度h
fc
为器件层102的高度h
dl
的约5％
‑
20％、约5％
‑
12％、约12％
‑
20％或一些其他合适的百分比。同样地，在一些实施例中，第二接触区域116的高度h
sc
为器件层102的高度h
dl
的约5％
‑
20％、约5％
‑
12％、约12％
‑
20％或一些其他合适的百分比。如果对于第一接触区域114和第二接触区域116中的两者之一来说百分比太小(例如，小于约5％或一些其他合适的百分比)，那么接触区域可能不能延伸至器件层102。如果对于第一接触区域114和第二接触区域116中的两者之一来说百分比太高(例如，大于约20％或一些其他合适的百分比)，那么接触区域可能会过于接近器件层102的底部边界，并且泄漏电流可能会较高。
83.当图8示出单个像素108时，应该理解，附加像素适于一些实施例中。这些附加像素中的每一个可以，例如，用作所示和所述的像素108，并且/或者这些附加像素中的每一个可以，例如，具有器件层102的单个部分。如上所述，独立于像素的器件层102的部分可以更具体地被称为台面结构102m。
84.参照图9，提供了图8的图像传感器中的像素108的一些实施例的顶部布局900。可以，例如，沿着线c截取图8的图像传感器。间层覆盖层804围绕器件层102以闭合路径横向地延伸。此外，间层覆盖层804具有宽度w
icl
，然而器件层102具有第一尺寸x
dl
和第二尺寸y
dl
。在一些实施例中，宽度w
icl
可以，例如，为第一尺寸x
dl
和第二尺寸y
dl
的平均值的约0.1％
‑
1.0％、约0.1％
‑
0.5％或约0.5％
‑
1.0％。例如，w
icl
可以等于0.1％*(x
dl
y
dl
)/2至1.0％*(x
dl
y
dl
)/2。在其他实施例中，宽度w
icl
具有一些其他合适的值。
85.sii区域808以闭合路径沿着像素108周围横向地延伸以围绕像素108并且将像素108与邻近的像素分离。此外，dii区域806(以虚线表示)位于sii区域808之下(当从截面观察时)，并且还以闭合路径横向地延伸以围绕像素108并且将像素108与邻近的像素分离。ssi区域810分别位于sii区域808的相对侧上。dii区域806、sii区域808、ssi区域810或前述任何组合可以，例如，具有在可选的实施例中其他合适的位置和/或布局。
86.在一些实施例中，器件层102的第一尺寸x
dl
大于约1微米、在约1微米与约5微米之间或一些其他合适的值。如果第一尺寸x
dl
太小(例如，小于约1微米或一些其他合适的值)，那么器件层102可能会较小，并且qe可能会较低。如果第一尺寸x
dl
太大(例如，大于约5或一些其他合适的值)，那么像素密度可能会太低，并且由此图像分辨率可能会太低。在一些实施例中，第一接触区域114的尺寸x
fc
和/或第二接触区域116的尺寸x
sc
小于器件层102的第一尺寸x
dl
的约25％。但是，也可接受其他合适的百分比。
87.在一些实施例中，器件层102的第一尺寸x
dl
为器件层102的高度h
dl
的约80
‑
95％、约80
‑
88％、约88
‑
95％或一些其他合适的百分比(参看，例如，图8)。如果百分比太低(例如，小于约80％或一些其他合适的百分比)，那么器件层102的高度h
dl
可能会太大，并且/或者第一尺寸x
dl
可能会太小。如果器件层102的高度h
dl
太大，那么可能会过长截取器件层102而不能进行外延生长，并且可能会显著影响通量。如果第一尺寸x
dl
太小，那么器件层102可能会太小，并且由此qe可能会太低。
88.在一些实施例中，第一尺寸x
dl
与第二尺寸y
dl
之间的比例为约1
‑
3、约1
‑
2、约2
‑
3或一些其他合适的值。通过距离d
sii
分离器件层102和sii区域808。此外，通过距离d
ssi
分离器件层102和ssi区域810。在一些实施例中，距离d
sii
与距离d
ssi
之间的比例为约0.4
‑
1、约0.4
‑
0.7、约0.7
‑
1或一些其他合适的值。通过距离d
fc
分离器件层102的边和第一接触区域114。此外，通过距离d
sc
分离器件层102的边和第二接触区域116。在一些实施例中，距离d
fc
与距离d
sc
之间的比例为约0.7
‑
1.1、约0.7
‑
0.9、约0.9
‑
1.1或一些其他合适的值。
89.参考图10a
‑
图10f，提供图8的图像传感器的一些可选的实施例的截面图1000a
‑
截面图1000f，其中，组成改变。在图10a和图10b中，间层802环绕衬底104的顶角。此外，在图10b中，器件层102的侧壁倾斜，并且间层802、间层覆盖层804、器件层102和器件覆盖层120的角是圆的。
90.在图10c和图10d中，器件层102的顶面通过偏移距离d2垂直地偏移衬底104的顶面。在图10c中，器件层102的顶面通过偏移距离d2相对于衬底104的顶面升高。在图10d中，器件层102的顶面通过偏移距离d2相对于衬底104的顶面凹陷。在一些实施例中，偏移距离d2较小。如果偏移距离d2较大，那么器件层102的形貌可能会导致不均匀，并且由此在形成器件层102后通过执行处理可能会导致不可靠。如果偏移距离d2在深度d3的约1％、约2％、约5％、约10％或约30％范围内，那么偏移距离d2可以，例如，较小。但是，也可接受其他合适的百分比。深度d3对应于器件层102延伸进入衬底104的深度，并且可以，例如，从衬底104的顶面至器件层102的底面测定深度d3。在可选的实施例中，分别从间层802的顶面至器件层102的顶面和从间层802的顶面至器件层102的底面测定离距离d2和深度d3。例如，当间层802的顶面相对于衬底104的顶面升高时，可以产生此类可选的实施例。
91.在图10e中，间层覆盖层804覆盖器件层102右侧和间层802右侧的衬底104。此外，间层覆盖层804限定覆盖在dii区域806、sii区域808和ssi区域810上的开口1002。在图10f中，ssi区域810被dii区域806和sii区域808围绕。
92.参考图11，提供图8的图像传感器的一些可选的实施例的截面图1100，其中，衬底注入区域1102位于衬底104中并且加衬器件层102。衬底注入区域1102具有与衬底104本体相同的掺杂类型，但是具有比衬底104本体高的掺杂浓度。例如，衬底注入区域1102和衬底104本体可以，例如，为p型或n型。衬底注入区域1102可以，例如，减少器件层102与衬底104之间的边界处的晶体损坏产生的泄漏电流。
93.间层802将器件层102与衬底注入区域1102分离，并且可以，例如，防止衬底注入区域1102的掺杂剂扩散至器件层102。扩散至器件层102的掺杂剂可以，例如，在增加泄漏电流的器件层102中产生低电阻率区，这将会产生与衬底注入区域1102相反的作用。
94.参考图12，提供图8的图像传感器的一些可选的实施例的截面图1200，其中，省略了间层覆盖层804。
95.参考图13，提供图12的图像传感器的一些可选的实施例的截面图1300，其中，省略了间层802。此外，衬底注入区域1102位于衬底104中并且加衬器件层102。衬底注入区域1102可以，例如，减少器件层102与衬底104之间的边界处的晶体损坏产生的泄漏电流。
96.参考图14a
‑
图14d，提供图12的图像传感器的一些可选的实施例的截面图1400a
‑
截面图1400d，其中，组成改变。在图14a中，器件覆盖层120环绕衬底104的顶角。在图14b中，间层覆盖层120掩盖衬底104以覆盖器件层102右侧的衬底104。此外，器件覆盖层120限定覆盖在dii区域806、sii区域808和ssi区域810上的开口1402。在图14c和图14d中，器件层102的顶面通过距离d2垂直地偏移衬底104的顶面，分别如上面关于图10c和图10d所述。
97.参考图15，提供图8的图像传感器的一些实施例的截面图1500，其中，衬底介电层1502具有加衬衬底104的最外面的侧壁的一对部，一对部分别位于衬底104的相对侧上。当单个像素108在部之间时，应当理解附加像素可以在部之间。这些附加像素中的每一个可以，例如，作为补足物被示出和描述。
98.在一些实施例中，衬底104整个位于衬底介电层1502的部之间。在一些实施例中，衬底介电层1502沿着衬底104的边界以闭合路径(在截面图1500中不可见)延伸以完全围绕衬底104。在一些实施例中，衬底介电层1502具有与衬底104相同的高度。在一些实施例中，衬底介电层1502具有与衬底104的顶面齐平或大约齐平的顶面，并且具有与衬底104的底面齐平或大约齐平的底面。衬底介电层1502可以，例如，是或包括氧化硅和/或一些其他合适的介电质。
99.从下文将会看到，通过外延生长形成器件层102。衬底介电层1502保护衬底104的侧壁表面，所以器件层102的材料不会在侧壁上外延生长。此外，在一些实施例中，在外延生长过程中，衬底介电层1502在衬底104的底面上并且保护衬底104的底面，所以器件层102的材料不会在底面上外延生长。在这些实施例中的至少一些中，可以随后通过平坦化或一些其他合适的平坦化工艺来移除底面上的器件层102的部分。
100.参考图16a和图16b，提供图8的图像传感器的一些更详细的实施例的截面图1600a、截面图1600b，其中，图像传感器还包括互连结构702并且分别为fsi和bsi。互连结构702覆盖在位于衬底104的正面104f的器件覆盖层120上，并且包括互连介电层704、多个接触件706、多个丝708和多个通孔710。此外，互连结构702通过rpd层714和cesl 716与器件覆盖层120分离。硅化物层712位于第一接触区域114、第二接触区域116、sii区域808和ssi区域810上，并且分别向接触件706提供欧姆耦合。可以，例如，关于图7a和图7b描述互连结构702、硅化物层712、rpd层714和cesl 716。
101.在图16a中，其中，图像传感器为fsi，微透镜718和抗反射层720覆盖在位于衬底104正面104f的互连结构702上。在图16b中，其中，图像传感器为bsi，微透镜718和抗反射层720位于在衬底104背面104b的衬底104之下。
102.当图8、图9、图10a
‑
图10e、图11
‑
图13、图14a
‑
14d、图15、图16a和图16b示出根据图1的实施例配置的第一接触区域114、第二接触区域116和接触阱118时，可以根据图3a
‑
图3c中的任何一个的实施例或根据其他合适的实施例可选地配置第一接触区域114、第二接触区域116和接触阱118。虽然图9示出关于图8中的图像传感器中的顶部布局，但是顶部布局也可以被应用于图10a
‑
图10d、图10f、图11、图15、图16a和图16b中的任何一个中的图像传感器。例如，可以沿着图9的线c截取图10a
‑
图10d、图10f、图11、图15、图16a和图16b中的任
何一个。虽然图10d示出图8的图像传感器的变型(其中，间层覆盖层804覆盖在sii区域808和ssi区域810上)，但是此变型可以被应用于图10a
‑
图10d、图10f、图11、图15、图16a和图16b中的任何一个中的图像传感器。虽然图11示出图8的图像传感器的变型(其中，图像传感器还包括衬底注入区域1102)，但是图10a
‑
图10e、图12、图14a
‑
图14d、图15、图16a和图16b中的任何一个也可以具有衬底注入区域1102。虽然图12示出图8的图像传感器的变型(其中，图像传感器省略了间层覆盖层804)，但是图9、图10a
‑
图10e、图11、图15、图16a和图16b中的任何一个也可以省略间层覆盖层804。虽然图13示出图12的图像传感器的变型(其中，图像传感器还包括衬底注入区域1102，并且省略了间层覆802)，但是这些变型也可以被应用于图14a
‑
图14d中的任何一个中的图像传感器。虽然图15示出图8的图像传感器的变型(其中，图像传感器还包括衬底介电层1502)，但是图10a
‑
图10e、图11
‑
图13、图14a
‑
图14d、图16a和图16b中的任何一个中的图像传感器也可以包括衬底介电层1502。虽然图16a和图16b示出图8中分别为fsi结构和bsi结构的图像传感器，但是图10a
‑
图10e、图11
‑
图13、图14a
‑
图14d和图15中的任何一个的图像传感器可以具有如图16a中所示的fsi结构和如图16b中所示的bsi结构。
103.参考图17
‑
图23，提供一种用于形成图像传感器的方法的一些实施例的一系列截面图1700
‑
截面图2300，其中，器件层覆盖在衬底上并且具有不同于衬底的半导体材料。该方法可以，例如，用于形成图1、图3a
‑
图3c、图4
‑
图6、图7a和图7b中的任何一个中的图像传感器，或者可以，例如，用于形成一些其他合适的图像传感器。
104.如图17的截面图1700所示，器件层102在衬底104上外延生长。器件层102和衬底104为不同半导体材料。器件层102可以，例如，是或包括锗或一些其他合适的半导体材料，并且/或者衬底104可以，例如，是或包括硅或一些其他合适的半导体材料。在一些实施例中，器件层102比衬底104更能吸收对nir辐射和/或ir辐射。此外，在一些实施例中，器件层102具有比衬底104小的带间隙。衬底104可以，例如，为体半导体晶圆、绝缘体上半导体(soi)晶圆或一些其他合适类型的衬底。
105.可以，例如，通过气相外延(vpe)、分子束外延(mbe)或一些其他合适的外延工艺来执行外延。在一些实施例中，器件层102外延生长以致完全覆盖衬底104并且/或者覆盖衬底104的全部暴露的半导体材料。
106.如图18的截面图1800所示，图案化器件层102以形成沟槽1802。沟槽1802沿着已形成的像素108的边界延伸，并且将器件层102分为独立于像素108的多个离散的台面结构102m。沟槽1802完全延伸穿过器件层102，并且单独地围绕台面结构102m以致完全地分离台面结构102m。此外，沟槽1802延伸进入衬底104以增强台面结构102m之间的电气隔离。在可选的实施例中，沟槽1802没有延伸进入衬底104并且具有与器件层102的底面齐平或基本上齐平的底面。例如，可以通过光刻/蚀刻工艺或一些其他合适类型的图案化工艺来执行图案化。
107.在一些实施例中，沟槽1802和台面结构102m具有顶部布局，分别针对如图2a和图2b中的任何一个中的像素间介电层106和台面结构102m示出顶部布局。例如，可以沿着图2a中的线a或图2b中的线b截取截面图1800。在可选的实施例中，沟槽1802和台面结构102m具有其他合适的顶部布局。在一些实施例中，台面结构102m具有正方形、矩形、圆形、三角形、六边形或一些其他合适图形的顶部布局。在一些实施例中，台面结构102m具有多边形顶部
布局，多边形顶部布局为等边的或基本上等边的和/或等角的或基本上等角的。基本上等边可以，例如，意味着多边形的边具有平均长度，并且多边形的每一个边具有不同于平均长度的长度，该长度小于平均长度约1％、5％或10％。基本上等角可以，例如，意味着多边形的角具有平均角，并且多边形的每一个角具有不同于平均角的角，该角小于平均角约1％、5％或10％。然而，其他含义也适于基本上等边和基本上等角。
108.因为器件层102和衬底104为不同半导体材料，所以晶格常数可能不同。由此，可能在器件层102与衬底104之间的界面112处产生线位错缺陷。因为界面112位于器件层102的底面并且没有沿着器件层102的侧壁延伸，所以界面112覆盖较小面积。由此，线位错缺陷的密度较低。由于低密度的线位错缺陷，晶体质量可能会较高。高晶体质量减少了泄漏电流，并且由此可能增强已形成的图像传感器的snr、qe和其他合适的性能指标。
109.因为台面结构102m是离散的并且通过像素间介电层106彼此分离，所以台面结构102m之间的电气隔离性较高。由此，台面结构102m可能具有较高密度。此外，因为可以通过图案化器件层102来限定台面结构102m的顶部布局，所以可以针对较高密度选择该顶部布局。顶部布局可以，例如，为正方形、矩形、六边形、三角形、圆形、八边形、五边形或一些其他合适的形状。因为密度可以较高，并且因为台面结构102m可以被限定并且通过相对较少的工艺步骤彼此隔离，所以图像传感器的制造成本可能会较低。
110.如图19的截面图1900所示，沉积像素间介电层106，同时填充沟槽1802(参见，例如，图18)并且覆盖器件层102。可以，例如，通过热氧化、气相沉积或一些其他合适的沉积工艺来沉积像素间介电层106。
111.如图20的截面图2000所示，在像素间介电层106中执行平坦化以自器件层102顶上移除像素间介电层106并且使像素间介电层106位于沟槽1802中(参见，例如，图18)。例如，可以通过化学机械抛光(cmp)或一些其它合适的平坦化工艺来执行平坦化。
112.如图21的截面图2100所示，在后续工艺中，器件覆盖层120在器件层102和像素间介电层106上外延生长以保护器件层102。在可选的实施例中，器件覆盖层120位于器件层102上并且/或者不覆盖在像素间介电层106上。器件覆盖层120可以，例如，是或包括硅和/或一些其他合适类型的半导体材料。例如，可以通过vpe、mbe或一些其它合适的外延工艺来执行外延。
113.如图22的截面图2200所示，独立于像素108的光检测器110形成在对应像素108的台面结构102m中。光检测器110包括相应的第一接触区域114、相应的第二接触区域116和相应的接触阱118。虽然截面图2200周围的像素108不可见，但是截面图2200周围的像素108包括第一接触区域114、第二接触区域116和接触阱118。截面图2200中间的像素108可以，例如，表示截面图2200周围的像素108。光检测器110可以，例如，是或包括pin光电二极管或一些其他合适类型的光电二极管。
114.可以，例如，通过在台面结构102m中分别形成第一接触区域114、第二接触区域116和接触阱118的一系列掺杂工艺来形成光检测器110。可以，例如，通过注入和/或一些其他合适类型的掺杂工艺来执行掺杂工艺。
115.如图23的截面图2300所示，互连结构702形成在衬底104正面104f上的光检测器110上方并且电耦合至光检测器110。互连结构702通过rpd层714和cesl 716与器件覆盖层120分离。此外，互连结构702通过硅化物层712电耦合至第一接触区域114和第二接触区域
116。互连结构702可以，例如，如图7a和图7b所述。
116.虽然未被示出，但是微透镜718和抗反射层720可以形成在衬底104正面104f上或衬底104背面104b上。图7a提供前者的示例，并且图7b提供后者的示例。
117.虽然图17
‑
图23参照方法的各种实施例进行描述，但是应当理解的是，图17
‑
图23中示出的结构不限于该方法，而是可以独立于该方法。虽然图17
‑
图23被描述为一系列动作，但是应当理解的是，在其他实施例中，这些动作的顺序可能有所不同。虽然图17
‑
图23被示出和描述为一组特定的动作，但是在其他实施例中，可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
118.参照图24，提供图17
‑
图23的方法的一些实施例的框图2400。
119.在2402，在衬底上方外延生长器件层，其中器件层和衬底为不同的半导体材料。例如，见图17。
120.在2404，图案化器件层以限定沿着像素边界延伸的沟槽并且限定来自器件层的像素处的台面结构。例如，见图18。
121.在2406，沉积像素间介电层，同时填充沟槽并且覆盖器件层。例如，见图19。
122.在2408，平坦化像素间介电层以自器件层顶上移除像素间介电层。例如，见图20。
123.在2410，器件覆盖层外延生长在台面结构上方。例如，见图21。
124.在2412，光检测器形成于台面结构中。例如，见图22。
125.在2414，互连结构形成，同时覆盖光检测器并且电耦合至光检测器。例如，见图23。
126.虽然图24的框图2400在本文中被示出和描述为一系列动作或事件，但是应当理解的是，此类动作或事件的所示顺序不应被解释为限制性的。例如，一些动作可以以不同的顺序发生并且/或者与除了本文中所示和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文中描述的一个或多个方面或实施例，并且本文中描绘的动作中的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
127.参考图25
‑
图31，提供图17
‑
图23的方法的一些可选的实施例的一系列截面图2500
‑
3100，其中，器件层102形成在像素间介电层106之后。方法可以用于形成图5和图6中的任何一个的图像传感器。此外，如果修改方法，那么方法可以用于形成图1、图3a
‑
图3c、图4、图7a和图7b中的任何一个的图像传感器，所以像素间介电层106具有与器件层102的底面齐平或大约齐平的底面。而且，该方法可以用于其他合适的图像传感器。
128.如图25的截面图2500所示，在衬底104上方沉积像素间介电层106。在一些实施例中，沉积像素间介电层106使其具有厚度t
idl
，厚度t
idl
为约2
‑
50微米、约2
‑
26微米、约26
‑
50微米或一些其它合适的值。可以，例如，通过热氧化、气相沉积或一些其他合适的沉积工艺来沉积像素间介电层106。
129.如图26的截面图2600所示，图案化像素间介电层106以形成多个离散的腔2602暴露衬底104。腔2602与已形成的像素108相对应，并且像素间介电层106沿着像素108的边界延伸以单独地围绕腔2602中的每一个。例如，可以通过光刻/蚀刻工艺或一些其他合适类型的图案化工艺来执行图案化。
130.在一些实施例中，像素间介电层106和腔2602具有顶部布局，分别针对如图2a和图2b中的任何一个中的像素间介电层106和台面结构102m示出顶部布局。例如，可以沿着图2a
中的线a或图2b中的线b截取截面图2600。在可选的实施例中，像素间介电层106和腔2602具有其他合适的顶部布局。在一些实施例中，腔2602具有正方形、矩形、圆形、三角形、六边形或一些其他合适图形的顶部布局。在一些实施例中，腔2602具有多边形顶部布局，多边形顶部布局为等边的或基本上等边的和/或等角的或基本上等角的。例如,关于图18描述基本上等边和/或基本上等角。然而，其他含义也适于基本上等边和基本上等角。
131.如图27的截面图2700所示，外延生长器件层102，同时填充腔2602(参见，例如，图26)并且覆盖像素间介电层106。器件层102和衬底104为不同半导体材料。例如，可以通过vpe、mbe或一些其它合适的外延工艺来执行外延。
132.如图28的截面图2800所示，在器件层102中执行平坦化。平坦化自像素间介电层106顶上移除器件层102并且使器件层102位于腔2602中(参见，例如，图26)。腔2602中器件层102的部分限定与已形成的像素108相对应的台面结构102m。例如，可以通过cmp和/或一些其他合适的平坦化工艺来执行平坦化。
133.因为器件层102和衬底104为不同半导体材料，所以晶格常数可能不同。由此，可能在器件层102与衬底104之间的界面112处产生线位错缺陷。因为界面112位于器件层102的底面并且没有沿着器件层102的侧壁延伸，所以界面112覆盖较小面积。由此，线位错缺陷的密度较低。由于低密度的线位错缺陷，晶体质量可能会较高。高晶体质量减少了泄漏电流，并且由此可能增强已形成的图像传感器的snr、qe和其他合适的性能指标。
134.因为台面结构102m是离散的并且通过像素间介电层106彼此分离，所以台面结构102m之间的电气隔离性较高。由此，台面结构102m可能具有较高密度。此外，因为可以通过图案化像素间介电层106限定台面结构102m的顶部布局，所以可以针对较高密度选择该顶部布局。顶部布局可以，例如，为正方形、矩形、六边形、三角形、圆形、八边形、五边形或一些其他合适的形状。因为密度可以较高，并且因为台面结构102m可以被限定并且通过相对较少的工艺步骤彼此隔离，所以图像传感器的制造成本可能会较低。
135.如图29
‑
图31的截面图2900
‑
截面图3100所示，分别执行图21
‑
图23所示出和所描述的动作。在图29，在器件层102上外延生长器件覆盖层120，如图21所示出和所描述。在图30，光检测器110形成于台面结构102m中，如图22所示出和所描述。在图31，互连结构702形成在衬底104正面104f上的光检测器110上方并且电耦合至光检测器110，如图23所示出和所描述。虽然未被示出，但是微透镜718和抗反射层720可以形成在衬底104正面104f上或衬底104背面104b上。图7a提供前者的示例，并且图7b提供后者的示例。
136.虽然图25
‑
图31参照方法的各种实施例进行描述，但是应当理解的是，图25
‑
图31中示出的结构不限于该方法，而是可以独立于该方法。虽然图25
‑
图31被描述为一系列动作，但是应当理解的是，在其他实施例中，这些动作的顺序可能有所不同。虽然图25
‑
图31被示出和描述为一组特定的动作，但是在其他实施例中，可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
137.参考图32，提供图25
‑
图31的方法的一些实施例的框图3200。
138.在3202，在衬底上方沉积像素间介电层。例如，见图25。
139.在3204，图案化像素间介电层以限定腔来暴露像素处的衬底，其中，像素间介电层沿着像素的边界围绕腔。例如，见图26。
140.在3206，外延生长器件层，同时填充腔并且覆盖像素间介电层，其中，器件层和衬
底为不同的半导体材料。例如，见图27。
141.在3208，平坦化器件层以自像素间介电层顶上移除器件层，并且限定位于腔中的台面结构。例如，见图28。
142.在3210，器件覆盖层外延生长在台面结构上方。例如，见图29。
143.在3212，光检测器形成于台面结构中。例如，见图30。
144.在3214，互连结构形成，同时覆盖光检测器并且电耦合至光检测器。例如，见图31。
145.虽然图32的框图3200在本文中被示出和描述为一系列动作或事件，但是应当理解的是，此类动作或事件的所示顺序不应被解释为限制性的。例如，一些动作可以以不同的顺序发生并且/或者与除了本文中所示和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文中描述的一个或多个方面或实施例，并且本文中描绘的动作中的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
146.参考图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41，提供一种用于形成图像传感器的方法的一些实施例的一系列截面图3300
‑
3500、3600a
‑
3600c、3700a、3700b、3800
‑
4100，其中，器件层凹陷到衬底中并且具有不同于衬底的半导体材料。方法可以，例如，用于形成图8、图9、图10b
‑
图10d、图10f、图11、图15、图16a和图16b中的任何一个的图像传感器。此外，该方法可以用于形成其他合适的图像传感器。
147.如图33的截面图3300所示，dii区域806、sii区域808和ssi区域810形成于衬底104中。衬底104可以，例如，是或包括硅和/或一些其他合适的半导体材料。
148.dii区域806沿着形成在衬底104上的像素108周围延伸，并且具有分别位于像素108相对侧上的一对部。sii区域808覆盖在dii区域806上。此外，sii区域808同样沿着像素108周围延伸，并且具有分别位于像素108相对侧上的一对部。ssi区域810分别位于sii区域808相对侧上，从而使得dii区域806和sii区域808位于ssi区域810之间。在一些实施例中，dii区域806、sii区域808和ssi区域810具有如图9所述的顶部布局，但是也接受其他合适的顶部布局。dii区域806、sii区域808和ssi区域810为衬底104的掺杂区域，并且可以通过离子注入或一些其他合适的掺杂工艺形成。dii区域806和sii域808共用一个通用掺杂类型，并且sii区域808具有比dii区域806高的掺杂浓度。通用掺杂类型可以，例如，与衬底104的本体相同。
149.还如图33的截面图3300所示，硬掩模层3302沉积在衬底104上方。在一些实施例中，硬掩模层3302的厚度t
hm
为约500
‑
1000埃、约500
‑
750埃、约750
‑
1000埃、约750埃或一些其它合适的值。硬掩模层3302可以，例如，是或包括未掺杂的硅酸盐玻璃(usg)和/或一些其他合适的介电质。
150.如图34的截面图3400所示，图案化硬掩模层3302和衬底104以限定腔3402。在一些实施例中，腔3402具有深度d4，深度d4为约0.5
‑
1.0微米、约1.1微米、约1
‑
2微米、约2
‑
5微米、约5
‑
10微米或一些其它合适的值。例如，可以通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行图案化。此外，光刻/蚀刻工艺可以，例如，使用干法蚀刻，但是也接受其他合适类型的蚀刻。
151.如图35的截面图3500所示，形成衬底注入区域1102，使其加衬接腔3402(参见，例如，图34)。在可选的实施例中，省略衬底注入区域1102。衬底注入区域1102为衬底104的掺
杂区域，并且可以，例如，通过覆盖离子注入或一些其他合适的掺杂工艺形成。在一些实施例中，衬底注入区域1102具有与衬底104本体相同的掺杂类型，但是具有比衬底104本体高的掺杂浓度。
152.如图35的截面图3500所示，间层802外延生长，同时加衬衬底注入区域1102上方的腔3402(参见，例如，图34)。间层802自衬底104外延生长，并且由此位于腔3402中的衬底104的暴露的表面上。间层802是或包括与衬底104相同的半导体材料并且未被掺杂。
153.还如图35的截面图3500所示，器件层102外延生长，同时填充在间层802上方的腔3402。器件层102自间层802外延生长，并且由此位于腔3402中的间层802的暴露的表面上。此外，由于晶格的生长方式，器件层102的顶面可能会粗糙。
154.器件层102是与衬底104和间层802不同的半导体材料。例如，器件层102可以是锗或硅锗，反之衬底104和间层802可以是硅。但是，也可接受其他合适的材料。在一些实施例中，器件层102具有与衬底104和间层802相比对于nir辐射和/或ir辐射来说更高的吸收系数。此外，在一些实施例中，器件层102具有比衬底104和间层802小的带间隙。在一些实施例中，当硬掩模层3302在图33沉积时，其厚度t
hm
小于约200
‑
500埃、约200
‑
350埃、约350
‑
500埃、约300埃、约380埃或一些其它合适的值，并且/或者硬掩模层3302的厚度t
hm
为约200
‑
500埃、约200
‑
350埃、约350
‑
500埃、约300埃、约380埃或一些其它合适的值。
155.因为器件层102和间层802为不同的半导体材料，所以晶格常数可以不同，并且可能会在器件层102与间层802之间的界面处产生线位错缺陷。由此，泄漏电流可能会沿着界面产生，并且对随后形成在器件层102中的光检测器的性能产生负面影响。例如，泄漏电流可能会对光检测器的snr、qe和其他合适的性能指标产生负面影响。衬底注入区域1102至少部分地减轻泄漏电流，并且因此增强了光检测器的性能。
156.衬底注入区域1102和/或衬底104中的掺杂剂可以扩散至器件层102。扩散至器件层102的掺杂剂可以在增加泄漏电流的器件层102中产生低电阻率区。进而，可以降低光检测器的性能，与衬底注入区域1102起反作用。间层802阻挡或者另外减少掺杂剂扩散至器件层102，并且因此可以增强光检测器的性能。
157.如图36a
‑
图36c的截面图3600a
‑
截面图3600c所示，在器件层102的顶面中执行平坦化，以使顶面展平。图36a
‑
图36c为平坦化的可选的实施例，并且因此其每一个都单独地示出平坦化。此外，图36a
‑
图36c示出从器件层102的顶面至衬底104的顶面之间的不同的垂直偏移距离d2。在图36a中，偏移距离d2为零或约零。在图36b和图36c中，偏移距离d2为正，并且器件层102的顶面分别相对于间层802的顶面和/或衬底104的顶面升高和凹陷。作为平坦化的结果，错误粒子3602沉淀并且/或者形成在器件层102的顶面上。错误粒子可以，例如，包括有机杂质、金属污染物、聚合物、其他合适的粒子或前述任何组合。
158.通过其后执行的工艺，展平器件层102的顶面增强了均匀性，并且由此增强了可靠性。例如，在形成器件覆盖层、互连结构和下文中将要描述的其他合适的部件的同时，展平器件层102的顶面可以增强均匀性和可靠性。此外，执行展平，从而使得偏移距离d2较小。如果偏移距离d2较大，那么器件层102处的形貌可以全部或部分地有损来自展平的益处，并且，通过其后执行的工艺，由此可能产生非均匀性和不可靠性。如果偏移距离d2在器件层102延伸进入衬底104的深度d3的约1％、约2％、约5％、约10％或约30％范围内，那么偏移距离d2可以，例如，较小，否则偏移距离d2可以，例如，较大。但是，也可接受其他合适的百分比。
可以，例如，从衬底104的顶面至器件层102的底面测定深度d3。在可选的实施例中，分别从间层802的顶面至器件层102的顶面和从间层802的顶面至器件层102的底面测定离距离d2和深度d3。例如，当间层802的顶面相对于衬底104的顶面升高时，可以产生此类可选的实施例。
159.在一些实施例中，通过cmp来执行平坦化。在可选的实施例中，通过干法蚀刻工艺/湿法蚀刻工艺执行平坦化。干法蚀刻工艺/湿法蚀刻工艺可以，例如，包括：1)在器件层102上方沉积或者形成平坦层(未示出)，所以平坦层的顶面是展平的或者基本上展平的；2)使用对于平坦层和器件层102具有相同或相似蚀刻速率的蚀刻剂平行回蚀刻平坦层和器件层102；以及3)在回蚀刻之后，移除平坦层的任何剩余物。可以，例如，通过旋涂或一些其他合适的沉积工艺，使平坦层沉积有展平的或者基本上展平的顶面。可选地，平坦层可以，例如，沉积有粗糙的顶面，并且然后通过cmp或一些其他合适的平坦化工艺来展平顶面。平坦层可以，例如，是或包括底部抗反射涂料(barc)和/或一些其他合适的材料。在可选的实施例中，通过cmp、随后回蚀刻来执行平坦化。在可选的实施例中，通过一些其他合适的平坦化工艺执行平坦化。
160.如截面图3700a和截面图3700b所示，在器件层102的顶面上执行清洗工艺。图37b示出图37a的截面图3700a中的圆d处的放大截面图3700b。清洗工艺可以在图36a
‑
图36c中的任何一个中的器件层102上执行，但是使用图36a中的器件层102示出。如上，图36a
‑
图36c彼此替代。清洗工艺移除错误粒子3602中的至少一些(参见，例如，图36a
‑
图36c)，并且在间层802上进一步形成间层覆盖层804。在一些实施例中，间层覆盖层804和器件层102具有如图9所示的顶部布局。在可选的实施例中，可以接受其他合适的顶部布局。
161.清洗工艺包括将湿法清洗液应用于器件层102的顶面。湿法清洗液氧化间层802以形成间层覆盖层804，与此同时，移除错误粒子3602。例如，在器件层102是或包括锗并且间层802是或包括硅的至少一些实施例中，清洗液可以至少部分地自器件层102移除错误粒子3602，同时作为氧化硅形成间层覆盖层804。在一些实施例中，湿法清洗液包括臭氧并且还包括去离子水或臭氧可以融化在其中的一些其他合适的溶剂。在一些实施例中，湿法清洗液由臭氧和去离子水组成或本质上由臭氧和去离子水组成。在其他实施例中，湿法清洗液包括附加组分。
162.还如截面图3700a和截面图3700b所示，在清洗工艺之后执行氢烘烤工艺，以进一步移除错误粒子3602(参见，例如，图36a
‑
图36c)。例如，氢烘烤工艺可以移除器件层102上的剩余氧和/或碳。在可选的实施例中，省略氢烘烤工艺，并且/或者替代地执行一些其他合适的热工艺。氢烘烤工艺可以，例如，包括在高温下和包括氢气(例如，h2)的氛围中加热器件层102。高温可以，例如，为约700
‑
800摄氏度，但是，也可以接受其他合适的温度。
163.在一些实施例中，在氢烘烤工艺与后续器件层外延生长之间执行附加清洗工艺，以进一步移除错误粒子3602(参见，例如，图36a
‑
图36c)。例如，在器件层102是或包括锗的至少一些实施例中，附加清洗工艺可以自器件层102移除氧化锗。在一些实施例中，在不移除间层覆盖层804的情况下执行附加清洗工艺。在可选的实施例中，附加清洗工艺移除间层覆盖层804。
164.如图38的截面图3800所示，器件覆盖层120在器件层102上外延生长，并且覆盖器件层120。器件覆盖层120是不同于器件层102的材料，并且可以，例如，是或包括硅或一些其
他合适的半导体材料。在一些实施例中，器件覆盖层120为与间层802和/或衬底104相同的半导体材料。此外，在一些实施例中，器件覆盖层120是未被掺杂的。
165.器件覆盖层120外延生长，从而使得器件覆盖层120在器件层102上生长，但是不是在硬掩模层3302和间层覆盖层804上生长。如此，器件覆盖层120通过不依靠光刻的自对准工艺而位于器件层102上。因为光刻成本高，所以通过自对准工艺形成器件覆盖层120会降低成本。
166.在后续工艺过程中，器件覆盖层120保护器件层102免受损坏。例如，后续湿法清洗工艺可以使用对于器件层102具有高蚀刻速率但是对于器件覆盖层120具有低蚀刻速率的酸。如此，如果器件层102直接暴露于酸，那么器件层102将会经受显著的晶体损坏和/或腐蚀，反之器件覆盖层120则不会。此类晶体损坏将会增加泄漏电流，并且由此减少其后形成在器件层102中的光检测器的snr、qe和其他合适的性能指标。因此，器件覆盖层120通过阻止器件层102与酸直接接触，而保护器件层102。进而，减少了泄漏电流，并且由此增强了光检测器的性能。
167.因为器件层102为不同于衬底104和间层802的材料，所以器件层102可以具有不同于衬底104和间层802的热膨胀系数。由此，在氢烘烤工艺过程中高温可以产生不同热膨胀度，并且由此在衬底104、间层802和器件层102中产生晶体应力。高温和应力可以促进器件层102自腔3402(参见，例如，图34)向外突出。间层覆盖层804充当阻挡件以防止或最小化向外突出并且将器件层102保持在腔3402中。
168.但是对于间层覆盖层804，器件层102可以横跨整个间层802的顶面突出，并且可以沿着硬掩模层3302与衬底104之间的界面在硬掩模层3302下方突出。这可能在氢烘烤工艺之后，使应力存留在器件层102中。持续应力使得表面粗糙并且增加泄漏电流，这降低了其后形成在器件层102中的光检测器的性能。此外，因为器件覆盖层120没有在硬掩模层3302上生长，所以器件覆盖层120不会覆盖器件层102的突出部分。从下文将会看到，移除硬掩模层3302，从而使得突出部分也将不会受到硬掩模层3302的保护。
169.在没有来自硬掩模层3302和器件覆盖层120的保护的情况下，在后续工艺过程中，器件层102的突出部分将会容易损坏。例如，如上所述，后续湿法清洗工艺可以使用对于器件层102具有高蚀刻速率但是对于器件覆盖层120具有低蚀刻速率的酸。上述酸可以蚀刻器件层102的突出部分以限定从器件覆盖层120至腔3402(参见，例如，图34)中的器件层102的本体的沟道。然后酸可以通过沟道蚀刻器件层102的本体，并且由此可以对器件层102产生显著的晶体损坏和/或蚀刻。进而，增加泄漏电流，并且降低其后形成在器件层102中的光检测器的性能。因此，间层覆盖层804通过阻止器件层102在硬掩模层3302下方突出来防止对器件层102的损坏，减少泄漏电流，并且增强光检测器的性能。
170.如图39的截面图3900所示，移除硬掩模层3302(参见，例如，图38)。例如，可以通过蚀刻工艺或一些其他合适的去除工艺来执行移除。
171.同样，如图39的截面图3900所示，光检测器110形成在器件层102中。光检测器110包括一对第一接触区域114、一对第二接触区域116和一对接触阱118。在可选的实施例中，省略了接触阱118。此外，在可选的实施例中，光检测器110可以具有较少的接触区域。
172.第一接触区域114、第二接触区域116和接触阱118为器件层102的掺杂半导体区域，并且可以通过离子注入和/或一些其他合适的掺杂工艺形成。第一接触区域114具有第
一掺杂类型，并且第二接触区域116和接触阱118具有与第一掺杂类型相反的第二掺杂类型。第一掺杂类型和第二掺杂类型可以，例如，分别为n型和p型或相反。接触阱118独立于第二接触区域116的下侧并且分别以杯状盛装第二接触区域116的下侧以将第二接触区域116与器件层102的本体分离。器件层102的本体可以，例如，是未被掺杂的。光检测器110可以，例如，是或包括pin光电二极管或一些其他合适类型的光电二极管。
173.如图40的截面图4000所示，形成硅化物层712和rpd层714。rpd层714限定硅化物开口4002，硅化物开口4002分别覆盖在第一接触区域114、第二接触区域116、sii区域808和ssi区域810上。硅化物层712分别位于硅化物开口4002中，并且可以，例如，是或包括镍硅化物或一些其他合适类型的金属硅化物。一种用于形成硅化物层712和rpd层714的工艺可以，例如，包括：1)沉积rpd层714；2)图案化rpd层714以限定硅化物开口4002；3)沉积金属，同时使其覆盖rpd层714并且加衬硅化物开口4002；4)对金属进行退火以触发形成硅化物层712的反应；以及5)移除未反应的金属。然而，其他合适的工艺也适用。例如，可以通过光刻/蚀刻工艺或一些其他合适的蚀刻工艺来执行图案化。
174.如上所述，间层覆盖层804可以防止器件层102向外突出。进而，可以阻止对器件层102的损坏，减少器件层102处的泄漏电流，并且增强光检测器110的性能。但是，如果间层覆盖层804被省略，并且出现突出，那么rpd层714的图案化和/或未反应的金属的移除可以通过器件层102的突出部分来损坏器件层102。进而，此类损坏可以增加泄漏电流，并且降低光检测器110的性能。
175.例如，对于器件层102的突出部分延伸至ssi区域810的程度，在图案化过程中使用的蚀刻剂可以通过ssi区域810的硅化物开口4002与突出部分接触。然后，突出部分可以被蚀刻以限定在器件覆盖层120之下延伸的沟道，并且蚀刻剂可以通过沟道蚀刻器件层102的本体。
176.如另一示例所示，可以使用湿法清洗液来执行移除，湿法清洗液包括氨过氧化物混合物(apm)、硫酸、过氧化氢混合物(spm)或包括过氧化氢(例如，h2o2)的一些其他合适的混合物。在器件层102是或包括锗并且器件覆盖层120是或包括硅的至少一些实施例中，过氧化氢可以对于器件层102具有高蚀刻速率并且对于器件覆盖层120具有低蚀刻速率。因此，器件覆盖层120可以保护器件层102下面的部分。但是，使用湿法清洗液，延伸超出器件覆盖层120的器件层102的突出部分可能会易于受到损坏。例如，如果突出部分延伸至ssi区域810，那么湿法清洗液可以通过ssi区域810的硅化物开口4002与突出部分接触。如另一示例所示，缝4004可以在器件覆盖层120的角处的rpd层714中生长，从而允许湿法清洗液通过缝4004与突出部分接触。对于湿法清洗液与突出部分接触的程度，突出部分可以被蚀刻以限定在器件覆盖层120下方延伸至器件层102的本体的沟道。然后，湿法清洗液可以通过沟道蚀刻器件层102的本体。
177.如图41的截面图4100所示，互连结构702形成在衬底104正面104f上的光检测器110上方并且电耦合至光检测器110。互连结构702通过cesl716与rpd层714分离。此外，互连结构702通过硅化物层712电耦合至第一接触区域114、第二接触区域116、sii区域808和ssi区域810。可以，例如，关于图16a和图16b描述互连结构702。
178.虽然未被示出，但是微透镜718和抗反射层720可以形成在衬底104正面104f上或衬底104背面104b上。图16a提供前者的示例，并且图16b提供后者的示例。
179.虽然图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41参照方法的各种实施例进行描述，但是应当理解的是，图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41中示出的结构不限于该方法，而是可以独立于该方法。虽然图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41被描述为一系列动作，但是应当理解的是，在其它实施例中，这些动作的顺序可能有所不同。虽然图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41被示出和描述为一组特定的动作，在其它实施例中，可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
180.在一些实施例中，为形成图12、图13、图14a、图14c和图14d中的任何一个中的图像传感器或为形成其他合适的图像传感器，使用不会形成间层覆盖层804的湿法清洗液执行图37a、图37b处的清洗。湿法清洗液可以，例如，包括氢氟酸或一些其他合适的成分。在一些实施例中，为形成图13中的图像传感器或为形成其他合适的图像传感器，在执行图35处的动作的同时，进一步省略间层802。在一些实施例中，为形成图10a和图14a中的任何一个中的图像传感器或为形成其他合适的图像传感器，进一步将腔3402中的硬掩模层3302的侧壁从图34与图35的动作之间的衬底104的邻近侧壁中拉回。拉回暴露了衬底104的顶面部分，衬底104的顶面部分毗连腔3402并且允许间层802在暴露的顶面部分上外延生长。例如，可以通过蚀刻工艺或一些其他合适的工艺来执行拉回。在一些实施例中，为形成图10e中的图像传感器，图36a
‑
图36c处的平坦化进一步移除了硬掩模层3302，从而允许间层覆盖层804形成在被硬掩模层3302覆盖的衬底104的暴露的表面上。
181.参考图42，提供了图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41的方法的一些实施例的框图4200。
182.在4202，衬底和覆盖衬底的硬掩模层被图案化以形成腔。例如，见图33和图34。
183.在4204，间层外延生长，同时加衬并且部分地填充腔。例如，见图35。
184.在4206，器件层外延生长，同时填充间层上方的腔。例如，见图35。
185.在4208，平坦化器件层以展平器件层的顶面。例如，见图36a
‑
图36c。
186.在4210，对器件层的顶面执行湿法清洗，其中，湿法清洗移除器件层的顶面上的错误粒子，与此同时，在间层的顶面上形成间层覆盖层。例如，见图37a和37b。
187.在4212，器件覆盖层外延生长在器件层上方。例如，见图38。
188.在4214，光检测器形成于器件层中。例如，见图39。
189.在4216，移除硬掩模层。例如，见图39。
190.在4218，互连结构形成，同时覆盖光检测器并且电耦合至光检测器。例如，见图40和41。
191.虽然图42的框图4200在本文中被示出和描述为一系列动作或事件，但是应当理解的是，此类动作或事件的所示顺序不应被解释为限制性的。例如，一些动作可以以不同的顺序发生并且/或者与除了本文中所示和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文中描述的一个或多个方面或实施例，并且本文中描绘的动作中的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
192.参考图43、图44a、图44b和图45
‑
图49，提供图33
‑
图35、图36a
‑
图36c、图37a、图37b和图38
‑
图41的方法的一些可选的实施例的一系列截面图4300、4400a、4400b、4500
‑
4900，
其中，器件层102平坦化移除了硬掩模层3302。方法可以用于形成图14中的图像传感器。此外，该方法可以用于其他合适的图像传感器。
193.如图43的截面图4300所示，分别执行图33
‑
图35所示出和所描述的动作。通过执行图33处所描述的动作，dii区域806、sii区域808和ssi区域810形成于衬底104中。此外，在衬底104上方形成硬掩模层3302。通过执行图34处所描述的动作，图案化硬掩模层3302和衬底104以限定腔3402。通过执行图35处所描述的动作，衬底注入区域1102形成，并且加衬腔3402。此外，间层802外延生长，同时加衬位于衬底注入区域1102上方的腔3402，并且器件层102外延生长，同时填充间层802上方的腔3402。在可选的实施例中，省略衬底注入区域1102。
194.如图44a和图44b的截面图4400a、截面图4400b所示，在器件层102的顶面中执行平坦化，以使顶面展平并且同时移除硬掩模层3302(参加，例如，图43)。图44a和图44b为平坦化的可选的实施例，并且因此其每一个都单独地示出平坦化。此外，图44a和图44b示出从器件层102的顶面至衬底104的顶面之间的不同的偏移距离d2。在图44a中，偏移距离d2为零或约零。在图44b中，偏移距离d2为正。作为平坦化的结果，错误粒子3602沉淀并且/或者形成在器件层102的顶面上。
195.通过其后执行的工艺，展平器件层102增强了均匀性，并且由此增强了可靠性。此外，执行展平，从而使得偏移距离d2较小。如果偏移距离d2较大，那么器件层102处的形貌可以全部或部分地有损来自展平的益处。如果偏移距离d2在器件层102延伸进入衬底104的深度d3的约1％、约2％、约5％、约10％或约30％范围内，那么偏移距离d2可以，例如，较小，否则偏移距离d2可以，例如，较大。但是，也可接受其他合适的百分比。可以，例如，从衬底104的顶面至器件层102的底面测定深度d3。在可选的实施例中，分别从间层802的顶面至器件层102的顶面和从间层802的顶面至器件层102的底面测定离距离d2和深度d3。
196.在一些实施例中，通过cmp来执行平坦化。在可选的实施例中，通过干法蚀刻工艺/湿法蚀刻工艺执行平坦化。可以，例如，关于图36a
‑
图36c描述干法蚀刻工艺/湿法蚀刻工艺。在可选的实施例中，通过cmp、随后回蚀刻来执行平坦化。在可选的实施例中，通过一些其他合适的平坦化工艺执行平坦化。
197.如图45的截面图4500所示，在器件层102的顶面上执行清洗工艺。清洗工艺可以在图44a和图44b中的任何一个中的器件层102上执行，但是使用图44a中的器件层102示出。如上，图44a和44b彼此替代。清洗工艺至少部分地移除错误粒子3602(参见，例如，图44a和图44b)并且包括将湿法清洗液应用于器件层102。在一些实施例中，湿法清洗液包括氢氟酸(例如，hf)和/或其他合适的成分。
198.正如应当理解的，清洗工艺与图37a和图37b处描述的清洗工艺相似。但是，与图37a和图37b对照，清洗工艺不会在间层802上形成间层覆盖层804。在可选的实施例中，清洗工艺可以与图37a和图37b处描述的清洗工艺相同。例如，清洗工艺可以使用包括臭氧和去离子水的湿法清洗液。在此类可选的实施例中，因为不存在硬掩模层3302(参见，例如图43)，所以间层覆盖层804将形成在衬底104和间层802上。
199.还如图45点截面图4500所示，在清洗工艺之后执行氢烘烤工艺，以进一步移除错误粒子3602(参见，例如，图44a
‑
图44b)。此外，在一些实施例中，在氢烘烤工艺与后续器件层外延生长之间执行附加清洗工艺，以进一步移除错误粒子3602。可以，例如，关于图37a和
图37b所描述的执行氢烘烤工艺和/或附加清洗工艺。
200.如图46
‑
图47的截面图4600、截面图4700所示，分别执行图38
‑
图39所示出和所描述的动作，除非下文另有说明。在图46，器件覆盖层120外延生长在器件层102上并且完全覆盖器件层102。因为硬掩模层3302(参见，例如，图43)已被移除，所以器件覆盖层120进一步生长在并且覆盖器件层102右侧的衬底104上。在图47，光检测器110形成在器件层102中，如图39所描述。但是，因为已通过图44a和图44b来移除硬掩模层3302，所以不执行如图39所描述的硬掩模层3302的移除。
201.如图48的截面图4800所示，形成硅化物层712和rpd层714。rpd层714限定硅化物开口4002，硅化物开口4002分别覆盖在第一接触区域114、第二接触区域116、sii区域808和ssi区域810上。硅化物层712分别位于硅化物开口4002中。一种用于形成硅化物层712和rpd层714的工艺可以，例如，包括：1)沉积rpd层714；2)用第一掩模图案化rpd层714以限定第一接触区域114和第二接触区域116处的硅化物开口4002；3)用第二不同掩模图案化rpd层714以限定sii区域808和ssi区域810处的附加硅化物开口4002；4)沉积金属，同时使金属覆盖rpd层714并且加衬硅化物开口4002；5)对金属进行退火以触发形成硅化物层712的硅化物反应；以及6)移除未反应的金属。然而，其他合适的工艺也适用。
202.如图49的截面图4900所示，互连结构702在光检测器110上方形成并电耦合至光检测器110。互连结构702通过cesl 716与rpd层714分离，并且通过硅化物层712电耦合至第一接触区域114、第二接触区域116、sii区域808和ssi区域810。互连结构702可以，例如，如图16a和图16b所述。虽然未被示出，但是微透镜718和抗反射层720可以形成在衬底104正面104f上或衬底104背面104b上。图16a提供前者的示例，并且图16b提供后者的示例。
203.虽然图43、图44a、图44b和图45
‑
图49参照一方法的各种实施例进行描述，但是应当理解的是，图43、图44a、图44b和图45
‑
图49中示出的结构不限于该方法，而是可以独立于该方法。虽然图43、图44a、图44b和图45
‑
图49被描述为一系列动作，但是应当理解的是，在其他实施例中，这些动作的顺序可能有所不同。虽然图43、图44a、图44b和图45
‑
图49被示出和描述为一组特定的动作，在其他实施例中，可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
204.参照图50，提供了图43、图44a、图44b和图45
‑
图49的方法的一些实施例的框图5000。
205.在5002，衬底和覆盖衬底的硬掩模层被图案化以形成腔。例如，见图43。
206.在5004，间层外延生长，同时加衬并且部分地填充腔。例如，见图43。
207.在5006，器件层外延生长，同时填充间层上方的腔。例如，见图43。
208.在5008，平坦化器件层以展平器件层的顶面，与此同时移除硬掩模层。例如，见图44a和44b。
209.在5010，对器件层的顶面执行湿法清洗，其中，湿法清洗移除器件层的顶面上的错误粒子。例如，见图45。
210.在5012，器件覆盖层外延生长在器件层和衬底上方。例如，见图46。
211.在5014，光检测器形成于器件层中。例如，见图47。
212.在5016，互连结构形成，同时覆盖光检测器并且电耦合至光检测器。例如，见图48和49。
213.虽然图50的框图5000在本文中被示出和描述为一系列动作或事件，但是应当理解的是，此类动作或事件的所示顺序不应被解释为限制性的。例如，一些动作可以以不同的顺序发生并且/或者与除了本文中所示和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文中描述的一个或多个方面或实施例，并且本文中描绘的动作中的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
214.在一些实施例中，本发明提供一种图像传感器，图像传感器包括衬底；器件层，覆盖在衬底上并且限定第一台面结构；覆盖层，覆盖在器件层上，其中，衬底、覆盖层和器件层为半导体，并且其中，器件层具有不同于衬底和覆盖层的吸收系数；第一光检测器，位于第一台面结构处的器件层中；以及介电层，延伸穿过器件层至衬底，其中，介电层沿着第一台面结构的边界以第一闭合路径延伸以围绕第一台面结构。在一些实施例中，介电层的高度约等于器件层的高度。在一些实施例中，介电层延伸至衬底中。在一些实施例中，第一台面结构的侧壁从上到下直接接触介电层。在一些实施例中，器件层限定多个台面结构，该多个台面结构包括第一台面结构并且布置为蜂巢模式，并且其中，介电层单独地围绕和分离台面结构。在一些实施例中，台面结构的密度为约每平方微米40
‑
26000。在一些实施例中，器件层限定与第一台面结构接界的第二台面结构，其中，介电层沿着第二台面结构的边界以第二闭合路径延伸以围绕第二台面结构，其中，第一闭合路径和第二闭合路径部分地，但不完全地，重叠，并且，其中，图像传感器还包括：第二台面结构中的第二光检测器。在一些实施例中，第一台面结构在第一方向上比在横向于第一方向的第二方向上更长，并且其中，第二台面结构在第二方向上比在第一方向上更长。
215.在一些实施例中，本发明提供另一种图像传感器，包括衬底；器件层，覆盖在所述衬底上并且凹陷在衬底中；覆盖层，覆盖在器件层上；第一光检测器，位于器件层中；以及间层，以杯状盛装器件层的下侧并且将器件层与衬底分离；其中，衬底、覆盖层、间层和器件层为半导体，其中，间层无掺杂，并且其中，器件层具有不同于衬底、覆盖层和间层的能带间隙。在一些实施例中，图像传感器还包括介电层，位于间层的顶面上并且直接接触间层的顶面。在一些实施例中，介电层沿着器件层的边界以闭合路径横向地延伸。在一些实施例中，器件层的顶部布局具有彼此正交的x尺寸和y尺寸，并且其中，介电层的宽度为x尺寸和y尺寸平均值的约0.1％至约1％。在一些实施例中，覆盖层位于器件层上方。在一些实施例中，覆盖层覆盖在衬底上的横向偏移器件层和间层的位置上。在一些实施例中，覆盖层具有与衬底基本上相同的能带间隙。在一些实施例中，器件层的顶面相对于衬底的顶面升高。在一些实施例中，器件层的顶面相对于衬底的顶面凹陷。在一些实施例中，器件层延伸至衬底中一个深度，其中，器件层的顶面和衬底的顶面之间的垂直偏移为深度的约10％以内。
216.在一些实施例中，本发明提供一种用于形成图像传感器的方法，该方法包括：在衬底上方沉积第一层；在第一层中选择性地进行蚀刻以在第一层中形成一个或多个开口并且暴露衬底；沉积覆盖第一层的第二层，并且填充一个或多个开口，其中，第一层和第二层中的一个为介电层，并且第一层和第二层中的另一个为半导体层；在第二层中执行平坦化以使第二层定位至一个或多个开口，其中，半导体层和介电层在侧壁边界直接接触，侧壁边界以闭合路径延伸以围绕并且标定台面结构；以及在台面结构中的形成光检测器。在一些实施例中，一个或多个开口限定周期性图案。在一些实施例中，方法还包括在半导体层上外延
生长覆盖层，其中，覆盖层具有大于半导体层的带间隙。
217.根据本技术的实施例，提供了一种图像传感器，包括：衬底；器件层，覆盖在衬底上并且限定第一台面结构；覆盖层，覆盖在器件层上，其中，衬底、覆盖层和器件层为半导体，并且其中，器件层具有不同于衬底和覆盖层的吸收系数；第一光检测器，位于第一台面结构处的器件层中；以及介电层，延伸穿过器件层至衬底，其中，介电层沿着第一台面结构的边界以第一闭合路径延伸以围绕第一台面结构。在一些实施例中，介电层的高度约等于器件层的高度。在一些实施例中，第一台面结构的侧壁从上至下地直接接触介电层。在一些实施例中，器件层限定多个台面结构，多个台面结构包括第一台面结构并且布置为蜂巢模式，并且其中，介电层单独地围绕和分离台面结构。在一些实施例中，台面结构的密度约为每平方微米40
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26000。在一些实施例中，器件层限定与第一台面结构接界的第二台面结构，其中，介电层沿着第二台面结构的边界以第二闭合路径延伸以围绕第二台面结构，其中，第一闭合路径和第二闭合路径部分地但不完全地重叠，并且其中图像传感器还包括：在第二台面结构中的第二光检测器。在一些实施例中，第一台面结构在第一方向上比在横向于第一方向的第二方向上更长，并且其中，第二台面结构在第二方向上比在第一方向上更长。
218.根据本技术的另一个实施例，提供了一种图像传感器，包括：衬底；器件层，覆盖在衬底上并且凹陷在衬底中；覆盖层，覆盖在器件层上；第一光检测器，位于器件层中；以及间层，以杯状盛装器件层的下侧并且将器件层与衬底分离；其中，衬底、覆盖层、间层和器件层为半导体，其中，间层无掺杂，并且其中，器件层具有不同于衬底、覆盖层和间层的能带间隙。在一些实施例中，图像传感器还包括：介电层，位于间层的顶面上并且直接接触间层的顶面。在一些实施例中，介电层沿着器件层的边界以闭合路径横向地延伸。在一些实施例中，器件层的顶部布局具有彼此正交的x尺寸和y尺寸，并且其中，介电层的宽度为x尺寸和y尺寸平均值的约0.1％至约1％。在一些实施例中，覆盖层位于器件层上方。在一些实施例中，覆盖层覆盖在衬底上的横向偏离器件层和间层的位置上。在一些实施例中，覆盖层具有与衬底基本上相同的能带间隙。在一些实施例中，器件层的顶面相对于衬底的顶面升高。在一些实施例中，器件层的顶面相对于衬底的顶面凹陷。在一些实施例中，器件层延伸至衬底中一个深度，并且其中，器件层的顶面和衬底的顶面之间的垂直偏移为深度的约10％以内。
219.根据本技术的又一个实施例，提供了一种用于形成图像传感器的方法，方法包括：在衬底上方沉积第一层；在第一层中选择性地进行蚀刻以在第一层中形成一个或多个开口并且暴露衬底；沉积覆盖第一层的第二层，并且填充一个或多个开口，其中，第一层和第二层中的一个为介电层，并且第一层和第二层中的另一个为半导体层；在第二层中执行平坦化以使第二层定位至一个或多个开口，其中，半导体层和介电层在侧壁边界直接接触，侧壁边界以闭合路径延伸以围绕并且标定台面结构；以及在台面结构中的形成光检测器。在一些实施例中，一个或多个开口限定周期性图案。在一些实施例中，用于形成图像传感器的方法还包括：在半导体层上外延生长覆盖层，其中，覆盖层具有大于半导体层的带间隙。
220.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，他们可以容易地将本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等效构造不脱离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，其可以做出多种变化、替换以及改变。