薄膜晶体管及其制备方法、阵列基板、显示装置与流程

1.本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。


背景技术：

2.薄膜晶体管(thin film transistor，简称tft)是液晶显示面板(liquid crystal display，简称lcd)和有机发光二极管(organic light emitting diode，简称oled)显示面板中像素驱动电路的重要电子器件。


技术实现要素：

3.本发明的实施例提供一种薄膜晶体管及其制备方法、阵列基板、显示装置，用于满足高分辨率显示装置的需求。
4.为达到上述目的，本发明的实施例采用如下技术方案：
5.第一方面，提供一种薄膜晶体管，包括：衬底；层叠设置在所述衬底上的半导体层、栅极绝缘层、栅极层和第一辅助层；所述半导体层、所述栅极绝缘层及所述栅极层位于所述衬底和所述第一辅助层之间；所述半导体层包括沟道区和位于所述沟道区两侧的源极区和漏极区；所述第一辅助层在所述衬底上的正投影覆盖所述栅极层在所述衬底上的正投影；所述第一辅助层在所述衬底上的正投影与所述栅极绝缘层在所述衬底上的正投影及所述沟道区在所述衬底上的正投影重合。
6.可选的，所述第一辅助层包括第一图案和第二图案，所述第一图案位于所述第二图案的外围；所述第一图案在所述衬底上的正投影与所述栅极层在所述衬底上的正投影交叠；所述第一图案为绝缘图案。
7.可选的，所述第一图案的材料为金属氧化物，所述第二图案的材料为金属。
8.可选的，所述第一辅助层的材料为金属氧化物。
9.可选的，所述第一辅助层的厚度为
10.可选的，所述半导体层的材料为铟镓锌氧化物。
11.可选的，所述半导体层、所述栅极绝缘层及所述栅极层依次层叠设置在所述衬底上。
12.第二方面，提供一种阵列基板，包括权利要求第一方面任一项所述的薄膜晶体管。
13.可选的，所述阵列基板还包括栅线，所述栅线远离所述衬底的一侧设置有第二辅助层；所述第二辅助层与所述第一辅助层同层设置。
14.可选的，所述第二辅助层包括第三图案和第四图案，所述第三图案位于所述第四图案的两侧；所述第三图案在所述衬底上的正投影与所述栅线在所述衬底上的正投影交叠；所述第三图案为绝缘图案。
15.第三方面，提供一种显示装置，包括权利要求第二方面任一项所述的阵列基板。
16.第四方面，提供一种薄膜晶体管的制备方法，包括：在衬底上形成层叠设置的半导
体层、栅极绝缘薄膜、栅极薄膜及金属薄膜；所述半导体层、所述栅极绝缘薄膜及所述栅极薄膜位于所述衬底和所述金属薄膜之间；所述半导体层包括沟道区和位于所述沟道区两侧的源极区和漏极区；对所述金属薄膜进行图案化，形成第一辅助层；对所述栅极薄膜进行图案化，形成栅极层；所述第一辅助层在所述衬底上的正投影覆盖所述栅极层在所述衬底上的正投影；以所述第一辅助层作为掩膜，对所述栅极绝缘薄膜进行图案化，形成栅极绝缘层；所述第一辅助层在所述衬底上的正投影与所述栅极绝缘层在所述衬底上的正投影重合。以所述第一辅助层作为掩膜，对所述半导体层进行导体化，限定出所述沟道区、所述源极区及所述漏极区；所述第一辅助层在所述衬底上的正投影与所述沟道区在所述衬底上的正投影重合。
17.可选的，所述薄膜晶体管的制备方法还包括：对所述第一辅助层进行氧化处理，以使得所述第一辅助层包括第一图案和第二图案，所述第一图案位于所述第二图案的外围；所述第一图案在所述衬底上的正投影与所述栅极层在所述衬底上的正投影交叠；所述第一图案的材料为金属氧化物。
18.可选的，对所述金属薄膜进行图案化，包括：在所述金属薄膜远离所述衬底的一侧形成光刻胶薄膜；利用半色调掩模版技术，对所述光刻胶薄膜进行图案化，形成中间厚外围薄的第一光刻胶层；所述第一光刻胶层外围薄的部分对应待形成的所述第一图案，所述第一光刻胶层中间厚的部分对应待形成的所述第二图案；以所述第一光刻胶层为掩膜，刻蚀所述金属薄膜，形成所述第一辅助层；对所述栅极薄膜进行图案化，包括：以所述第一光刻胶层为掩膜，刻蚀所述栅极薄膜，形成所述栅极层；对所述第一辅助层进行氧化处理，包括：对所述第一光刻胶层进行灰化处理，保留所述第一光刻胶层中间厚的部分，形成第二光刻胶层；以所述第二光刻胶层为掩模，对所述第一辅助层中未被所述第二光刻胶层覆盖的部分进行氧化处理。
19.可选的，在衬底上形成层叠设置的半导体层、栅极绝缘薄膜、栅极薄膜及金属薄膜，包括：在所述衬底上形成依次层叠设置的所述半导体层、所述栅极绝缘薄膜、所述栅极薄膜及所述金属薄膜。
20.本技术提供一种薄膜晶体管，包括第一辅助层。以第一辅助层为掩膜，制备栅极绝缘层及限定半导体层的沟道区和位于沟道区两侧的源极区和漏极区。制备所得薄膜晶体管的结构中，第一辅助层在衬底上的正投影覆盖栅极层在衬底上的正投影，第一辅助层在衬底上的正投影与栅极绝缘层在衬底上的正投影及沟道区在衬底上的正投影重合。这样一来，第一辅助层在衬底上的正投影的轮廓与栅极层在衬底上的正投影的轮廓之间的间隙变小(相比于以光刻胶图案为掩膜)。也可以说，第一辅助层的尺寸与栅极层的尺寸更接近，即cd bias变小，这更容易满足高ppi显示装置的需求。
附图说明
21.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1为本技术实施例提供的一种显示装置的结构图；
23.图2为本技术实施例提供的一种显示模组的结构图；
24.图3为本技术实施例提供的一种显示面板的结构图；
25.图4为本技术实施例提供的一种阵列基板的结构图；
26.图5为本技术实施例提供的一种薄膜晶体管的制备方法示意图；
27.图6为本技术实施例提供的一种阵列基板的结构图；
28.图7为本技术实施例提供的另一种阵列基板的结构图；
29.图8为本技术实施例提供的一种阵列基板的俯视图；
30.图9为本技术实施例提供的另一种阵列基板的俯视图；
31.图10为本技术实施例提供的又一种薄膜晶体管的制备方法示意图；
32.图11为本技术实施例提供一种制备薄膜晶体管的膜层结构图；
33.图12为本技术实施例提供另一种制备薄膜晶体管的膜层结构图；
34.图13为本技术实施例提供又一种制备薄膜晶体管的膜层结构图；
35.图14为本技术实施例提供又一种制备薄膜晶体管的膜层结构图；
36.图15为本技术实施例提供又一种制备薄膜晶体管的膜层结构图；
37.图16为本技术实施例提供又一种制备薄膜晶体管的膜层结构图；
38.图17为本技术实施例提供又一种制备薄膜晶体管的膜层结构图；
39.图18为本技术实施例提供又一种制备薄膜晶体管的膜层结构图；
40.图19为本技术实施例提供又一种制备薄膜晶体管的膜层结构图；
41.图20为本技术实施例提供又一种制备薄膜晶体管的膜层结构图。
42.附图标记：
43.1000
‑
显示装置；100
‑
显示模组；110
‑
中框；120
‑
壳体；130
‑
盖板；1
‑
显示面板；2
‑
背光模组；3
‑
阵列基板；31
‑
衬底；32
‑
发光器件；321
‑
阳极；322
‑
阴极；323
‑
发光材料层；33
‑
遮光层；34
‑
缓冲层；35
‑
半导体层；351
‑
沟道区；352
‑
源极区；353
‑
漏极区；36
‑
栅极绝缘层；36
′‑
栅极绝缘薄膜；37
‑
栅极层；37
′‑
栅极薄膜；38
‑
层间绝缘层；39
‑
源漏电极层；4
‑
封装薄膜；40
‑
钝化层；41
‑
栅线；42
‑
数据线；5
‑
光刻胶图案；5
′‑
光刻胶薄膜；51
′‑
第一光刻胶层；52
′‑
第二光刻胶层；6
‑
第一辅助层；61
‑
第一图案；62
‑
第二图案；6
′‑
第二辅助层；61
′‑
第三图案；62
′‑
第四图案；6
″‑
金属薄膜；d
‑
像素驱动电路。
具体实施方式
44.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
45.以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
46.此外，本技术中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可
以根据附图中部件所放置的方位的变化而相应地发生变化。
47.在本技术中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
48.本技术实施例提供一种显示装置，本技术实施例涉及的显示装置例如可以是：平板电脑、手机、电子阅读器、遥控器、个人计算机(personal computer，简称pc)、笔记本电脑、个人数字助理(personal digital assistant，简称pda)、车载设备、网络电视、可穿戴设备、电视机等。
49.本技术实施例对上述显示装置的具体形式不做特殊限制，以下为了方便说明，是以显示装置为手机为例进行的说明。
50.在本技术提供的一些实施例中，如图1所示，上述显示装置1000，主要包括显示模组100、中框110、壳体120以及盖板130，显示模组100和中框110设置于壳体120内。
51.其中，上述中框110位于显示模组100和壳体120之间，中框110远离显示模组100的表面(朝向壳体120的表面)用于安装电池、电路板、摄像头(camera)、天线等内部元件。
52.盖板130位于显示模组100远离中框110一侧，盖板130例如可以是盖板玻璃(cover glass，简称cg)，该盖板玻璃可以具有一定的韧性。
53.显示模组100具有能够看到显示画面的出光侧和与上述出光侧相对设置的背面，中框110设置在显示模组100的背面，盖板130设置在显示模组100的出光侧。
54.其中，上述显示模组100包括显示面板(display panel，简称dp)。
55.示例的，如图2所示，上述显示面板1可以为液晶(liquid crystal display，简称lcd)显示面板。在此情况下，该显示模组100还包括设置在液晶显示面板背面，用于向该液晶显示面板提供光源的背光模组(back light unit，简称blu)2。
56.或者，示例的，上述显示面板1为有机发光二极管(organic light emitting diode，oled)显示面板或者量子点发光二极管(quantum dot light emitting diodes，qled)显示面板。在此情况下，oled显示面板和qled显示面板能够实现自发光，因此显示模组100中无需设置上述背光模组2。
57.这样一来，上述显示装置1000可以是仅包括显示面板1，也可以是在包括有显示面板1的基础上还包括其他部件。
58.以下为了便于说明，以显示面板1为oled显示面板为例进行说明。
59.其中，oled显示面板可以是顶发光型显示面板，也可以是底发光型显示面板，还可以是双面发光型显示面板。本技术实施例提供的oled显示面板仅为一种示意，不做任何限定。
60.在本技术提供的一些实施例中，如图3所示，显示面板1包括层叠设置的阵列基板3和封装薄膜4。封装薄膜4用于对阵列基板3进行封装。
61.以下对本技术实施例提供的阵列基板3进行详细的描述。
62.示例一
63.在本技术提供的一些实施例中，如图4所示，阵列基板3包括衬底31、像素驱动电路
d及发光器件32。像素驱动电路d用于向发光器件32传输驱动信号，以驱动发光器件32发光。
64.其中，衬底31的材料可以包括柔性树脂材料。这样一来，该显示面板1为柔性显示面板。
65.关于发光器件32的结构，示例的，如图4所示，发光器件32设置在像素驱动电路d远离衬底31的一侧。发光器件32包括阳极321、阴极322和设置在阳极321和阴极322之间的发光材料层323，发光材料层323在阳极321和阴极322之间的驱动电流的驱动下发光。
66.其中，上述像素驱动电路d可以与发光器件32的阳极321耦接，像素驱动电路d用于向发光器件32的阳极321传输驱动信号，发光器件32的阴极322接收电源信号，从而在阳极321和阴极322之间形成驱动电流，以驱动发光材料层323发光。
67.可以理解的是，阵列基板3包括多个发光器件32，多个发光器件32可以发出多种颜色光，例如至少包括第一颜色、第二颜色和第三颜色，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。
68.此外，为了避免相邻发光器件32发出的基色光发生串扰，如图4所示，阵列基板3还包括像素界定层(pixel define layer，简称pdl)，pdl设置在相邻发光材料层323之间。
69.关于像素驱动电路d，如图4所示，像素驱动电路d设置在衬底31的一侧。
70.像素驱动电路d(或称像素电路)一般由薄膜晶体管(thin film transistor，简称tft)、电容(capacitance)等电子器件组成。例如像素驱动电路d可以是由两个薄膜晶体管(一个开关tft和一个驱动tft)和一个电容c构成的2t1c结构的像素驱动电路，当然像素驱动电路d还可以是由两个以上的薄膜晶体管(多个开关tft和一个或多个驱动tft)和至少一个电容构成。
71.像素驱动电路d中包括的多个开关tft可以与驱动tft可以同步形成，图4中仅示意出了像素驱动电路d中的驱动tft。
72.其中，关于tft的结构，可以为顶栅型结构，也可以为底栅型结构。另外，tft可以为单栅型结构，也可以为双栅型结构。
73.以顶栅型tft为例，示例的，如图4所示，tft包括依次层叠设置在衬底31上的遮光层33、缓冲层34、半导体层35、栅极绝缘层36、栅极层37、层间绝缘层38及源漏电极层39(包括同层设置的源电极和漏电极)。
74.根据半导体层35材料的不同，tft可以为非晶硅薄膜晶体管、多晶硅薄膜晶体管、金属氧化物薄膜晶体管、有机薄膜晶体管等。
75.在此基础上，薄膜晶体管还可以为交错型、反交错型、共面型、或反共面型等。本技术实施例不对薄膜晶体管各膜层的材料和具体结构进行限定，相关技术中的薄膜晶体管均适用于本技术。
76.另外，如图4所示，像素驱动电路d和发光器件32之间还设置钝化层40，钝化层40上设置过孔，发光器件32的阳极321通过钝化层40上的过孔与像素驱动电路d耦接。
77.可以理解的是，阵列基板3上还包括用于向上述像素驱动电路d提供栅极扫描信号的栅线、提供数据信号(vdata)的数据线、提供电源信号(elvdd/elvss)的电源线以及提供初始信号(vint)的初始信号线。
78.图4示意了栅线41和数据线42，示例的，栅线41可以和栅极层37同层设置，数据线42可以和源漏电极层39同层设置。
79.其中，在本技术实施例中同层设置可以理解为，二者采用相同的构图工艺(例如包括曝光、显影、刻蚀等步骤)同步形成，同层同材料。
80.以顶珊型tft为例，在本技术提供的一些实施例中，如图5所示，tft的制备方法包括：
81.s10、在衬底31上形成遮光层33。
82.示例的，遮光层33可以通过物理气相沉积(physical vapour deposition，简称pvd)工艺在衬底31上先形成遮光薄膜。然后，通过构图工艺(例如包括曝光、显影、刻蚀)等工艺对上述遮光薄膜进行图案化，以得到遮光层33。
83.遮光层33的材料例如可以为钼(mo)、铝(al)或钼铝合金等。
84.遮光层33用于遮挡外界的光线，避免外界光线对tft中半导体层35产生影响。
85.s20、在遮光层33上形成缓冲层34。
86.示例的，缓冲层34可以通过化学气相沉积(chemical vapor deposition，简称cvd)工艺在遮光层33远离衬底31的表面上沉积得到。
87.缓冲层34的材料例如可以为sio
x
和sin
x
中的至少一种。
88.s30、在缓冲层34上形成半导体层35。
89.示例的，半导体层35可以通过pvd工艺在缓冲层34远离衬底31的表面先形成半导体薄膜。然后，通过构图工艺(例如包括曝光、显影、刻蚀)等工艺对上述半导体薄膜进行图案化，以得到半导体层35。在一些实施例中，构图工艺中的刻蚀工艺可以为湿刻工艺。
90.如图4所示，半导体层35包括沟道区351和位于沟道区351两侧的源极区352和漏极区353。
91.半导体层35的材料例如可以为铟镓锌氧化物(indium gallium zinc oxide，简称igzo)，此时tft为金属氧化物薄膜晶体管。
92.s40、在半导体层35上形成栅极绝缘薄膜，栅极绝缘薄膜对应待形成的栅极绝缘层36。
93.示例的，可以通过cvd工艺在半导体层35远离衬底31的表面沉积一层栅极绝缘薄膜。栅极绝缘薄膜对应待形成的栅极绝缘层36，也可以理解为，利用构图工艺对栅极绝缘薄膜进行图案化后可得到栅极绝缘层36。
94.栅极绝缘薄膜和待形成的栅极绝缘层36的材料例如可以为sio
x
和sin
x
中的至少一种。
95.s50、在栅极绝缘薄膜上形成栅极层37。
96.示例的，栅极层37可以通过pvd工艺在栅极绝缘薄膜远离衬底31的表面先形成栅极薄膜；然后在栅极薄膜远离衬底31的表面涂敷一层光刻胶薄膜，利用构图工艺(例如包括曝光、显影、刻蚀)对光刻胶薄膜进行图案化，得到光刻胶图案5(图6所示)；以上述光刻胶图案5为掩膜，利用构图工艺(例如包括曝光、显影、刻蚀)进行对上述栅极薄膜进行图案化，得到栅极层37(图6所示)。
97.其中，对光刻胶薄膜进行图案化的过程中，构图工艺中的刻蚀工艺例如可以为干刻工艺，一般干刻工艺中会用到特定的气体，如氦气(he)或氩气(ar)。
98.对栅极薄膜进行图案化的过程中，构图工艺中的刻蚀工艺例如可以为湿刻工艺，利用湿刻工艺形成的栅极层37的剖面结构可以为梯形结构。另外，可通过控制湿刻工艺刻
蚀液与栅极薄膜接触的时间，来控制得到的栅极层37的图形大小。
99.栅极层37的材料例如可以为铜(cu)、铝(al)或钼铜合金等。
100.s60、以光刻胶图案5为掩膜，对上述形成栅极绝缘层进行图案化形成栅极绝缘层36。
101.示例的，以光刻胶图案5为掩膜，通过构图工艺(例如包括曝光、显影、刻蚀)等工艺对上述栅极绝缘薄膜进行图案化，得到栅极绝缘层36。其中，构图工艺中的刻蚀工艺例如可以为干刻工艺，一般干刻工艺中会用到特定的气体，如氦气(he)或氩气(ar)。
102.s70、以光刻胶图案5为掩膜，对上述半导体层35进行导体化。
103.示例的，以光刻胶图案5为掩膜，采用导体化工艺，对上述半导体层35进行导体化，限定出半导体层35的沟道区351及位于沟道区351两侧的源极区352和漏极区353。
104.其中，导体化工艺中包括氦气(he)等离子体处理步骤。
105.s80、在栅极层37上形成层间绝缘层38。
106.示例的，剥离上述光刻胶图案5后，可通过cvd工艺在栅极层37远离衬底31的表面沉积层间绝缘层38。
107.层间绝缘层38的材料可以为sio
x
和sin
x
中的至少一种。
108.s90、在层间绝缘层38上形成源漏电极层39。
109.示例的，源漏电极层39可以通过pvd工艺在层间绝缘层38远离衬底31的表面先形成层间绝缘薄膜。然后，通过构图工艺(例如包括曝光、显影、刻蚀)等工艺对上述层间绝缘薄膜进行图案化，以得到源漏电极层39(包括同层设置的源电极和漏电极)。其中，构图工艺中的刻蚀工艺例如可以为湿刻工艺。
110.然而，在tft的制备过程中，一方面为了防止导体化过程中he等离子体在半导体层35的沟道区351内的横向扩散，另一方面为了防止半导体层35上的栅极层37因受到he等离子体的轰击，容易使得栅极层37的金属原子通过半导体层35的沟道区351的两端(源极区352和漏极区353)向沟道区351内扩散。上述两种扩散均会导致半导体层35的沟道区351的材料性质发生变化，最终导致tft特性漂移的问题。因此，在tft的制备工艺中，采用将栅极层37刻蚀后的线宽与光刻胶图案5的线宽差异做大，即形成较大的线宽差值，也即，图6中示意的d1(cd bias)。从而使得下方的栅极绝缘层36宽于上方的栅极层37，形成一定宽度的栅极绝缘层36的尾部(gi tail)，从而对下方的半导体层35的导体化起到一定的保护限制作用。进而，可以有效避免半导体层35的导体化过程中he等离子体在半导体层35的沟道区351内的横向扩散和上方的栅极层37的金属原子通过半导体层35的源极区352和漏极区353向沟道区351内扩散，从而确保tft特性的稳定性。
111.又因为光刻胶图案5在形成栅极绝缘层36的干刻工艺中和半导体层35的导体化工艺中尺寸还会在缩小(he等离子体的原因)，因此光刻胶图案5的尺寸一般也会比目标值大一些。一般情况下，光刻胶图案5的尺寸比栅极绝缘层36的尺寸大，如图6所示，光刻胶图案5的轮廓与栅极绝缘层36的轮廓之间的间隙d2可以为0.6μm、0.55μm或0.5μm，具体数值视工艺条件而定。
112.随着显示产品逐渐向高分辨率(pixels per inch，简称ppi)的发展，阵列基板3中单位面积含有的亚像素(亚像素包括像素驱动电路d和发光器件32)数量越来越多，也就是说单位面积阵列基板3具有的像素驱动电路d数量越来越多。因此，单位面积阵列基板3具有
的tft的数量就越来越多，则tft的密度越来越大，这就要求光刻胶图案5尺寸与栅极层37的尺寸越接近越好，即cd bias越小越好。这就与上述半导体层35导体化工艺中要求栅极层37刻蚀后形成的cd bias较大存在一定的矛盾。
113.此外，在大尺寸阵列基板3的制备过程中，形成光刻胶图案5采用的是干刻工艺，大尺寸基板干刻工艺均一性较差，形成位于不同tft中栅极层37上方的光刻胶图案5的尺寸大小不同。那么，导致栅极绝缘层的gi tail长度不均一，最终导致形成的沟道区351长度不均一，致使tft的特性均一性较差。
114.另外，在当前的阵列基板3的结构中(图4所示)，源漏电极层39和栅极层37因爬坡和交叠，而极易产生栅线数据线短路(data gate shot，简称dgs)的问题，严重影响产品良率。具体而言，一方面栅极层37的梯形尖端容易产生尖端放电，导致栅极层37和源漏电极层39之间的层间绝缘层38击穿，造成栅极层37和源漏电极层39耦接，发生dgs现象。另一方面，栅极层37梯形截面若存在大异物，也容易造成层间绝缘层38破裂，容易造成栅极层37和源漏电极层39耦接，发生dgs现象。
115.示例二
116.示例二与示例一的不同之处在于tft包括第一辅助层。
117.如图7所示，tft包括衬底31、层叠设置在衬底31上的半导体层35、栅极绝缘层36、栅极层37和第一辅助层6，半导体层35、栅极绝缘层36和栅极层37位于衬底31和第一辅助层6之间。
118.以顶栅型tft为例，示例的，如图7所示，tft包括依次层叠设置在衬底31上的遮光层33、缓冲层34、半导体层35、栅极绝缘层36、栅极层37、第一辅助层6、层间绝缘层38及源漏电极层39(包括同层设置的源电极和漏电极)。
119.也可以说，半导体层35、栅极绝缘层36及栅极层37位于衬底31和第一辅助层6之间，且半导体层35、栅极绝缘层36及栅极层37依次层叠设置在衬底31上。
120.其中，衬底31、遮光层33、缓冲层34、半导体层35、栅极绝缘层36、栅极层37、层间绝缘层38及源漏电极层39与示例一中相同，可参考示例一中相关描述，此处不再赘述。
121.如图8所示，第一辅助层6在衬底31上的正投影覆盖栅极层37在衬底31上的正投影。第一辅助层6在衬底31上的正投影与栅极绝缘层36在衬底31上的正投影及沟道区351在衬底31上的正投影重合。
122.需要说明的是，本技术实施例提到的重合，并非绝对意义的重合，在工艺误差范围内的均包括。
123.那么，在形成栅极绝缘层36的干刻工艺中和半导体层35的导体化工艺中，可选择以第一辅助层6为掩膜。相比于以光刻胶图案5为掩膜时，第一辅助层6在衬底31上的正投影与栅极绝缘层36在衬底31上的正投影重合，也就是说d2近似为0μm。这样一来，第一辅助层6在衬底31上的正投影的轮廓与栅极层37在衬底31上的正投影的轮廓之间的间隙也变小(相比于以光刻胶图案5为掩膜)。也可以说，第一辅助层6的尺寸与栅极层37的尺寸更接近，即cd bias变小，这更容易满足高ppi显示装置的需求。
124.在本技术的一些实施例中，如图7所示，第一辅助层6包括第一图案61和第二图案62。
125.如图9所示(第一辅助层6的俯视图)，第一图案61位于第二图案62的外围。第一图
案61在衬底31上的正投影与栅极层37在衬底31上的正投影交叠。
126.也可以理解为第一图案61搭接在栅极层37上，覆盖栅极层37的梯形尖端部分。
127.第一图案61为绝缘图案，也就是说第一图案61为绝缘体。这样一来，绝缘体的第一图案61覆盖在栅极层37的尖端，可保护栅极层37的尖端，解决因栅极层37尖端放电导致栅极绝缘层36可能击穿，从而导致的dgs问题。另外，第一图案61覆盖在栅极层37的尖端，若栅极层37的尖端处因大异物的存在，导致层间绝缘层38破裂，第一图案61可以起到层间绝缘层38的作用，避免了栅极层37与源漏电极层39直接接触造成的dgs问题。
128.在本技术的一些实施例中，第一图案61的材料为金属氧化物，第二图案62的材料为金属。
129.示例的，第二图案62的材料可以为铜(cu)、银(ag)或锰(mn)等金属，第一图案61的材料可以为第二图案62对应的金属氧化物，如铜氧化物(cuox)、银氧化物(ago)或锰氧化物(mnox)等。
130.这样一来，一方面第二图案62的材料为金属，第二图案62覆盖在栅极层37的上方，第二图案62可以充当栅极层37，相当于增加了栅极层37的厚度，减小了栅极层37的电阻，有利于提高栅极层37的导电性。另一方面，第一图案61的材料为金属氧化物的绝缘材料，该材料的抗静电击穿的能力优于层间绝缘层38的抗静电击穿的能力，有利于阻隔栅极层37的尖端放电。
131.在本技术的另一些实施例中，第一辅助层6的材料为金属氧化物，例如可以为铜氧化物(cuox)、银氧化物(ago)或锰氧化物(mnox)等金属氧化物。
132.这样一来，第一辅助层6为绝缘体，第一辅助层6覆盖栅极层37的全部，可以更好的阻隔放电。另一方面可简化制作第一辅助层6的制备工艺，即在制备第一辅助层6时只需要对金属材料进行全部氧化得到金属氧化物材料即可，省去了做部分氧化时的掩膜。
133.在本技术的一些实施例中，第一辅助层6的厚度为例如第一辅助层6的厚度可以为层6的厚度可以为或中的任意一种，可根据实际工艺情况选择合适的第一辅助层6厚度，本技术对此不做限定。
134.在本技术的一些实施例中，如图7所示，阵列基板3包括栅线41，栅线41远离衬底31的一侧设置有第二辅助层6
′
，第二辅助层6
′
与第一辅助层6同层设置。
135.其中，在本技术实施例中同层设置可以理解为，二者采用相同的构图工艺(例如包括曝光、显影、刻蚀等步骤)同步形成，同层同材料。
136.示例的，第二辅助层6
′
可以为绝缘材料，例如金属氧化物。
137.这样一来，第二辅助层6
′
与第一辅助层6同步形成，可简化第二辅助层6
′
的制作工艺。栅线41被第二辅助层6
′
覆盖，可解决因栅线41表面静电释放导致栅极绝缘层38击穿，导致栅线41与数据线42耦接，产生dgs的问题。
138.在本技术的一些实施例中，如图7所示，第二辅助层6
′
包括第三图案61
′
和第四图案62
′
，第三图案61
′
位于第四图案62
′
的两侧。其中，第四图案62
′
的两侧与栅线41的延伸方向平行。
139.第三图案61
′
在衬底31上的正投影与栅线41在衬底31上的正投影交叠，第三图案
61
′
为绝缘图案。
140.也可以理解为，作为绝缘体的第三图案61
′
至少覆盖栅线41的侧面。
141.这样一来，第三图案61
′
可以覆盖栅线41容易放电的侧面，第三图案61
′
起到阻隔放电的作用，防止层间绝缘层38击穿导致的dgs的问题。
142.示例三
143.示例三是基于示例二中tft的结构，提供的一种tft的制备方法。
144.本技术实施例提供一种tft的制备方法，如图10所示，包括以下步骤：
145.s100、在衬底31上形成层叠设置的半导体层35、栅极绝缘薄膜36
′
、栅极薄膜37
′
及金属薄膜6
″
；半导体层35、栅极绝缘薄膜36
′
及栅极薄膜37
′
位于衬底31和金属薄膜6
″
之间；半导体层35包括沟道区351和位于沟道区351两侧的源极区352和漏极区353。
146.其中，栅极绝缘薄膜36
′
、栅极薄膜37
′
及金属薄膜6
″
分别对应待形成的栅极绝缘层36、待形成的栅极层37及待形成的第一辅助层6。
147.以顶栅型tft为例，如图11所示，在衬底31上形成依次层叠设置的遮光层33、缓冲层34、半导体层35、栅极绝缘薄膜36
′
、栅极薄膜37
′
及金属薄膜6
″
。
148.也可以说，半导体层35、栅极绝缘薄膜36
′
及栅极薄膜37
′
依次层叠设置，且位于在衬底31和金属薄膜6
″
之间。
149.如图11所示，半导体层35包括沟道区351和位于沟道区351两侧的源极区352和漏极区353。
150.关于遮光层33、缓冲层34、半导体层35、栅极绝缘薄膜36
′
、栅极薄膜37
′
的材料及制备方法，本示例中与示例一中相同，可参考相关描述，此处不再赘述。
151.在一些实施例中，金属薄膜6
″
可通过pvd工艺在栅极薄膜37
′
远离衬底31的表面上形成。
152.示例的，金属薄膜6
″
的材料可以为铜(cu)、银(ag)或锰(mn)等金属。
153.s200、对金属薄膜6
″
进行图案化，形成第一辅助层6。
154.在一些实施例中，如图12所示，对金属薄膜6
″
进行图案化，包括：在金属薄膜6
″
远离衬底31的一侧形成光刻胶薄膜5
′
。
155.如图13所示，利用半色调掩模版技术，对光刻胶薄膜5
′
进行图案化，形成中间厚外围薄的第一光刻胶层51
′
。
156.其中，第一光刻胶层外围薄的部分对应待形成的第一图案61，第一光刻胶层中间厚的部分对应待形成的第二图案62。
157.需要理解的是，第一光刻胶层外围薄的部分对应待形成的第一图案61，表示的是以第一光刻胶层外围薄的部分为掩膜，形成第一图案61；第一光刻胶层中间厚的部分对应待形成的第二图案62，表示的是以第一光刻胶层中间厚的部分，形成第二图案62。
158.如图14所示，以第一光刻胶层51
′
为掩膜，刻蚀金属薄膜6
″
，形成第一辅助层6。
159.示例的，刻蚀金属薄膜6
″
，可以通过湿刻工艺金属薄膜6
″
。
160.s300、对栅极薄膜37
′
进行图案化，形成栅极层37；第一辅助层6在衬底31上的正投影覆盖栅极层37在衬底31上的正投影。
161.关于对栅极薄膜37
′
进行图案化，形成栅极层37的步骤，本示例中与示例一中相同，可参考示例一中相关描述。
162.示例的，如图15所示，第一辅助层6覆盖在栅极层37上。
163.也可以说，第一辅助层6在衬底31上的正投影覆盖栅极层37在衬底31上的正投影。
164.在一些实施例中，如图16所示，上述s200中对金属薄膜6
″
进行图案化还包括对s300中所得的第一辅助层6进行氧化处理，包括：对第一光刻胶层51
′
进行灰化处理，保留第一光刻胶层中间厚的部分，形成第二光刻胶层52
′
。
165.如图17所示，以第二光刻胶层52
′
为掩模，对第一辅助层6中未被第二光刻胶层52
′
覆盖的部分进行氧化处理。
166.在一些实施例中，如图17所示，对第一辅助层6进行氧化处理，以使得第一辅助层6包括第一图案61和第二图案62，第一图案61位于第二图案62的外围。
167.第一图案61与栅极层37搭接，也可以理解为第一图案61在衬底31上的正投影与栅极层37在衬底31上的正投影交叠。
168.其中，第一图案61的材料为金属氧化物，例如可以为为铜氧化物(cuox)、银氧化物(ago)或锰氧化物(mnox)等金属氧化物。
169.这样一来，作为绝缘体的第一图案61可以保护栅极层37的尖端，阻隔尖端放电，防止发生dgs的问题。
170.s400、以第一辅助层6作为掩膜，对栅极绝缘薄膜36
′
进行图案化，形成栅极绝缘层36；第一辅助层6在衬底31上的正投影与栅极绝缘层36在衬底31上的正投影重合。
171.在一些实施例中，在以第一辅助层6作为掩膜，对栅极绝缘薄膜36
′
进行图案化，形成栅极绝缘层36之前，可先剥离上述第二光刻胶层52
′
。
172.示例的，可通过构图工艺(例如包括曝光、显影、刻蚀)等工艺对栅极绝缘薄膜36
′
进行图案化，得到如图18所示的栅极绝缘层36。
173.其中，构图工艺中的刻蚀工艺例如可以为干刻工艺，一般干刻工艺中会用到特定的气体，如氦气(he)或氩气(ar)。
174.从截面图来看，如图18所示，第一辅助层6的外轮廓与栅极绝缘层36的外轮廓之间的间隙d2近似为0μm。
175.从俯视图来看，如图9所示，第一辅助层6在衬底31上的正投影与栅极绝缘层36在衬底31上的正投影重合。
176.s500、以第一辅助层6作为掩膜，对半导体层35进行导体化，限定出沟道区351、源极区352及漏极区353；第一辅助层6在衬底31上的正投影与沟道区351在衬底31上的正投影重合。
177.关于对半导体层35进行导体化的工艺，本示例中和示例一中相同，可参考示例一中相关描述。导体化后，可得到如图18所示的截面图和如图9所示的俯视图。
178.这样一来，尤其是在大尺寸阵列基板3的制备过程中，对半导体层35进行导体化时，以第一辅助层6作为掩膜，可避免因干刻工艺均一性较差导致的gi tail不均一的影响，从而可精确控制够沟道区351长度，最终可有效提升tft特性的均一性。
179.接下来，示例的，如图19所示，在第一辅助层6远离衬底31的表面形成层间绝缘层38。
180.关于层间绝缘层38的材料以及制备方法，本示例中与示例一中相同，可参考示例一中相关描述，此处不再赘述。
181.最后，示例的，如图20所示，在层间绝缘层38远离衬底31的表面形成源漏电极层39，得到tft。
182.关于源漏电极层39的制备方法，本示例中与示例一中相同，可参考示例一中相关描述，此处不再赘述。
183.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。