一种PCIE设备枚举方法、系统、存储介质及设备与流程

一种pcie设备枚举方法、系统、存储介质及设备
技术领域
1.本发明涉及服务器技术领域，尤其涉及一种pcie设备枚举方法、系统、存储介质及设备。


背景技术：

2.部分cpu（中央处理器）在运行时，针对某些pcie（peripheral component interconnect express，一种高速串行计算机扩展总线标准）设备会出现概率性降lane（带宽）问题，例如国产的海光cpu。针对此问题，海光提供的策略为延长pcie设备的解复位时间，然后当pcie设备解复位完成后，bios开始进行pcie设备枚举。
3.但是，上述策略会导致bios启动时间延长至少20s以上（具体的延长时间与插入的内存数量有关）。对于存储设备而言，bios启动时间是衡量设备性能的重要指标之一，而上述策略会对该指标造成一定影响。
4.因此，在预备对pcie设备进行枚举时需要一种即能解决pcie设备降lane问题，又不会额外增加bios启动时间的方法。


技术实现要素：

5.有鉴于此，本发明的目的在于提出一种pcie设备枚举方法、系统、存储介质及设备，用以避免在对pcie设备枚举前该pcie设备的链路带宽被降低，且不会影响bios启动时间。
6.基于上述目的，本发明提供了一种pcie设备枚举方法，包括以下步骤：响应于bios上电，由bios对pcie设备进行pcie链路训练，以获取pcie设备的链路信息，并判断链路信息是否满足预设链路要求；响应于链路信息不满足预设链路要求，由bios对pcie设备重新进行pcie链路训练，以获取pcie设备的新链路信息，并将新链路信息发送至cpld，并判断bios是否完成启动；响应于bios完成启动，由bios向cpld发送启动完成的标志，并由cpld基于标志检测bios是否完成启动；响应于cpld检测到bios完成启动且确认接收到的新链路信息不满足预设链路要求，对pcie设备进行复位；响应于pcie设备完成复位，由bios对pcie设备进行枚举。
7.在一些实施例中，链路信息包括pcie链路的传输速率及带宽。
8.在一些实施例中，判断链路信息是否满足预设链路要求包括：判断pcie链路的传输速率及带宽是否分别为预设传输速率及预设带宽。
9.在一些实施例中，响应于pcie设备完成复位，由bios对pcie设备进行枚举包括：响应于pcie设备完成复位，由cpld将复位完成标志发送至bios；响应于bios接收到复位完成标志，对pcie设备进行枚举。
10.在一些实施例中，方法还包括：响应于链路信息满足预设链路要求，由bios对pcie设备进行枚举。
11.在一些实施例中，方法还包括：响应于cpld检测到bios完成启动且确认接收到的新链路信息满足预设链路要求，由bios对pcie设备进行枚举。
12.在一些实施例中，方法还包括：响应于bios获取到链路信息，通过iic总线将链路信息发送至cpld。
13.本发明的另一方面，还提供了一种pcie设备枚举系统，包括：判断模块，配置用于响应于bios上电，由bios对pcie设备进行pcie链路训练，以获取pcie设备的链路信息，并判断链路信息是否满足预设链路要求；重新训练模块，配置用于响应于链路信息不满足预设链路要求，由bios对pcie设备重新进行pcie链路训练，以获取pcie设备的新链路信息，并将新链路信息发送至cpld，并判断bios是否完成启动；检测模块，配置用于响应于bios完成启动，由bios向cpld发送启动完成的标志，并由cpld基于标志检测bios是否完成启动；复位模块，配置用于响应于cpld检测到bios完成启动且确认接收到的新链路信息不满足预设链路要求，对pcie设备进行复位；以及pcie设备枚举模块，配置用于响应于pcie设备完成复位，由bios对pcie设备进行枚举。
14.本发明的又一方面，还提供了一种计算机可读存储介质，存储有计算机程序指令，该计算机程序指令被处理器执行时实现上述方法。
15.本发明的再一方面，还提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该计算机程序被处理器执行时执行上述方法。
16.本发明至少具有以下有益技术效果：本发明的pcie设备枚举方法，通过重新进行pcie链路训练和对pcie设备进行复位这两种软硬件修复方式来确保pcie链路带宽及速率正常；通过cpld能够间接监测pcie链路状态，进而通过硬件方式对pcie设备进行二次修复；即能解决pcie设备降带宽及速率的问题，又不会额外增加bios的启动时间，同时不影响bios枚举流程，进而优化了存储设备的整体性能指标。
附图说明
17.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
18.图1为根据本发明实施例提供的pcie设备枚举方法的示意图；图2为根据本发明实施例提供的实现pcie设备枚举方法的结构示意图；图3为根据本发明实施例提供的pcie设备枚举系统的示意图；图4为根据本发明实施例提供的实现pcie设备枚举方法的计算机可读存储介质的
示意图；图5为根据本发明实施例提供的执行pcie设备枚举方法的计算机设备的硬件结构示意图。
具体实施方式
19.为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
20.需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称的非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备固有的其他步骤或单元。
21.基于上述目的，本发明实施例的第一个方面，提出了一种pcie设备枚举方法的实施例。图1示出的是本发明提供的pcie设备枚举方法的实施例的示意图。如图1所示，本发明实施例包括如下步骤：步骤s10、响应于bios上电，由bios对pcie设备进行pcie链路训练，以获取pcie设备的链路信息，并判断链路信息是否满足预设链路要求；步骤s20、响应于链路信息不满足预设链路要求，由bios对pcie设备重新进行pcie链路训练，以获取pcie设备的新链路信息，并将新链路信息发送至cpld，并判断bios是否完成启动；步骤s30、响应于bios完成启动，由bios向cpld发送启动完成的标志，并由cpld基于标志检测bios是否完成启动；步骤s40、响应于cpld检测到bios完成启动且确认接收到的新链路信息不满足预设链路要求，对pcie设备进行复位；步骤s50、响应于pcie设备完成复位，由bios对pcie设备进行枚举。
22.bios（basic input output system）表示基本输入输出系统，它是一组固化到计算机内主板上一个rom（只读存储）芯片上的程序，它保存着计算机最重要的基本输入输出的程序、开机后自检程序和系统自启动程序。
23.pcie（peripheral component interconnect express）是一种高速串行计算机扩展总线标准，属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽。其定义了多个宽度的插槽和连接器：x1、x4、x8、x12、x16和x32，通常，低速外设（例如wi
‑
fi卡）使用单通道（x1）链路，而图形适配器更多地使用更快更宽的16通道链路。
24.cpld（complex programming logic device）表示复杂可编程逻辑器件，通过采用cmos eprom、eeprom（带电可擦可编程只读存储器）、快闪存储器和sram（静态随机存储器）等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器。cpld是一种用户根据各自需要而自行构造逻辑功能的数字集成电路，其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，并通过下载电缆将代码传送到目标芯片中以实现设计的数字系统。
25.图2示出了实现pcie设备枚举方法的结构示意图。如图2所示，cpu（中央处理器）通
过pcie总线挂载pcie设备（ssd_0、ssd_1及pcie switch）。在pcie链路可以正常工作之前，需要对pcie链路进行链路训练（training）。bios获取pcie设备的链路信息，同时bios通过iic总线将pcie设备的链路信息传递给主板cpld。当bios检测到pcie设备的链路信息异常时，首先通过retrain（重新进行pcie链路训练）的方式进行修复，若修复成功则进行pcie设备枚举，若bios修复失败则将修复任务交给cpld，cpld通过硬件复位的方式进行修复。
26.本发明实施例的pcie设备枚举方法，通过重新进行pcie链路训练和对pcie设备进行复位这两种软硬件修复方式来确保pcie链路带宽及速率正常；通过cpld能够间接监测pcie链路状态，进而通过硬件方式对pcie设备进行二次修复；即能解决pcie设备降带宽及速率的问题，又不会额外增加bios的启动时间，同时不影响bios枚举流程，进而优化了存储设备的整体性能指标。
27.在一些实施例中，链路信息包括pcie链路的传输速率及带宽。
28.在一些实施例中，判断链路信息是否满足预设链路要求包括：判断pcie链路的传输速率及带宽是否分别为预设传输速率及预设带宽。
29.如图2所示，pcie设备包括ssd_0、ssd_1、pcie switch，ssd_0与cpu（中央处理器）之间的pcie链路规格为pcie3.0 x4，ssd_1与cpu之间的pcie链路规格为pcie3.0 x4，pcie switch与cpu之间的pcie链路规格为pcie3.0 x16。其中，ssd为固态硬盘，pcie switch为pcie扩展器。3.0与pcie链路的速率有关，x4、x16与pcie链路的带宽有关。
30.pcie链路具有多种规格：pcie 1.0a的每通道数据速率为250 mb / s，传输速率为每秒2.5 gt / s；传输速率表示为每秒传输量，而不是每秒位数，因为传输量包括不提供额外吞吐量的开销位；pcie 1.x使用8b / 10b编码方案，导致占用了20% （= 2/10）的原始信道带宽。pcie 2.0标准将pcie 1.0至5 gt / s的传输速率提高了一倍，每通道吞吐量从250 mb / s上升到500 mb / s；因此，32通道pcie连接器（x32）可支持高达16 gb / s的总吞吐量。pcie 3.0将编码方案从之前的8b / 10b编码升级到128b / 130b，将带宽开销从pcie 2.0的20%降低到大约1.54%（= 2/130）；pcie3.0的8 gt / s比特率有效地提供每通道985 mb / s，实际上相对于pcie 2.0的通道带宽翻倍。pcie 4.0提供16gb / s比特率，使pcie 3.0提供的带宽增加一倍，同时保持软件支持和二手机械接口的向后兼容性；pcie 4.0规格也将带来oculink
‑
2， oculink版本2将具有高达16 gt / s（总共8gb / s
×
4通道）。pcie链路规格中的x1、x2、x4、x8、x16表示可运行的通道数，它们的通道数依次增加，则传输的数据量也依次增多，因此与带宽息息相关，且常常用来作为衡量pcie链路带宽的标准。
31.本实施例中，pcie链路的速率和带宽规格都是提前设定的，因此，在由bios对pcie设备进行pcie链路训练后，bios获取到pcie设备的链路信息，并判断链路信息中pcie链路的传输速率及带宽是否分别为预设的传输速率及预设的带宽。
32.在一些实施例中，响应于pcie设备完成复位，由bios对pcie设备进行枚举包括：响应于pcie设备完成复位，由cpld将复位完成标志发送至bios；响应于bios接收到复位完成标志，对pcie设备进行枚举。
33.如图2所示，cpld向ssd_0发送pcie_rst_n的复位信号，以控制ssd_0复位。相应的，cpld向ssd_1发送pcie_rst_n的复位信号，以控制ssd_1复位；cpld向pcie switch发送pcie_rst_n的复位信号，以控制pcie switch复位。在ssd_0、ssd_1、pcie switch各自复位完成后，cpld会分别发送复位完成的标志给到bios。当bios收到关于ssd_0的复位完成标志
后，会对ssd_0进行枚举；当bios收到关于ssd_1的复位完成标志后，会对ssd_1进行枚举；当bios收到关于pcie switch的复位完成标志后，会对pcie switch进行枚举。
34.在一些实施例中，方法还包括：响应于链路信息满足预设链路要求，由bios对pcie设备进行枚举。
35.具体地，若链路信息中的pcie链路的传输速率及带宽分别为预设传输速率及预设带宽，则由bios对pcie设备进行枚举。如图2所示，若ssd_0的链路信息中的pcie链路的传输速率及带宽符合pcie3.0 x4规格的传输速率及带宽，则由bios对ssd_0进行枚举。若ssd_1的链路信息中的pcie链路的传输速率及带宽符合pcie3.0 x4规格的传输速率及带宽，则由bios对ssd_1进行枚举。若pcie switch的链路信息中的pcie链路的传输速率及带宽符合pcie3.0 x16规格的传输速率及带宽，则由bios对pcie switch进行枚举。
36.在一些实施例中，方法还包括：响应于cpld检测到bios完成启动且确认接收到的新链路信息满足预设链路要求，由bios对pcie设备进行枚举。
37.具体地，若cpld检测到bios完成启动，且确认接收到的pcie设备的新链路信息中的pcie链路的传输速率及带宽分别为预设传输速率及预设带宽，则由bios对pcie设备进行枚举。
38.如图2所示，当bios对ssd_0重新进行pcie链路训练后，获取到ssd_0的新链路信息，并将新链路信息发送至cpld；当bios完成启动后，bios向cpld发送启动完成的标志（（bios_complete）），并由cpld基于标志检测bios是否完成启动；若cpld检测到bios完成启动且确认接收到的ssd_0的新链路信息中的pcie链路的传输速率及带宽符合pcie3.0 x4规格的传输速率及带宽，对ssd_0进行枚举。
39.当bios对ssd_1重新进行pcie链路训练后，获取到ssd_1的新链路信息，并将新链路信息发送至cpld；当bios完成启动后，bios向cpld发送启动完成的标志，并由cpld基于标志检测bios是否完成启动；若cpld检测到bios完成启动且确认接收到的ssd_1的新链路信息中的pcie链路的传输速率及带宽符合pcie3.0 x4规格的传输速率及带宽，对ssd_1进行枚举。
40.当bios对pcie switch重新进行pcie链路训练后，获取到pcie switch的新链路信息，并将新链路信息发送至cpld；当bios完成启动后，bios向cpld发送启动完成的标志，并由cpld基于标志检测bios是否完成启动；若cpld检测到bios完成启动且确认接收到的pcie switch的新链路信息中的pcie链路的传输速率及带宽符合pcie3.0 x16规格的传输速率及带宽，对pcie switch进行枚举。
41.本实施例通过由bios给出bios启动完成的标志，cpld接收该标志后进行复位操作，能够确保链路状态稳定。
42.在一些实施例中，方法还包括：响应于bios获取到链路信息，通过iic总线将链路信息发送至cpld。
43.具体地，当bios上电后，由bios对pcie设备进行pcie链路训练，pcie链路训练完成后，由bios获取pcie设备的链路信息，然后将获取到的链路信息通过iic总线发送到cpld。
44.iic（inter
‑
integrated circuit）表示集成电路总线，它是一种双向二进制同步串行总线，在硬件上，iic总线只需要一根数据线和一根时钟线两根线，不需要特殊的接口电路。本实施例中，cpld通过iic接口给出复位完成标志位，并由bios再次进行枚举，不会对
pcie设备资源分配构成影响，可实现上层驱动和os（操作系统）无感修复。
45.本发明实施例的第二个方面，还提供了一种pcie设备枚举系统。图3示出的是本发明提供的pcie设备枚举系统的实施例的示意图。如图3所示，一种pcie设备枚举系统包括：判断模块10，配置用于响应于bios上电，由bios对pcie设备进行pcie链路训练，以获取pcie设备的链路信息，并判断链路信息是否满足预设链路要求；重新训练模块20，配置用于响应于链路信息不满足预设链路要求，由bios对pcie设备重新进行pcie链路训练，以获取pcie设备的新链路信息，并将新链路信息发送至cpld，并判断bios是否完成启动；检测模块30，配置用于响应于bios完成启动，由bios向cpld发送启动完成的标志，并由cpld基于标志检测bios是否完成启动；复位模块40，配置用于响应于cpld检测到bios完成启动且确认接收到的新链路信息不满足预设链路要求，对pcie设备进行复位；以及pcie设备枚举模块50，配置用于响应于pcie设备完成复位，由bios对pcie设备进行枚举。
46.在一些实施例中，链路信息包括pcie链路的传输速率及带宽。
47.在一些实施例中，判断模块10包括链路信息判断模块，配置用于判断pcie链路的传输速率及带宽是否分别为预设传输速率及预设带宽。
48.在一些实施例中，pcie设备枚举模块50进一步配置用于响应于pcie设备完成复位，由cpld将复位完成标志发送至bios；响应于bios接收到复位完成标志，对pcie设备进行枚举。
49.在一些实施例中，系统还包括第一枚举模块，配置用于响应于链路信息满足预设链路要求，由bios对pcie设备进行枚举。
50.在一些实施例中，系统还包括第二枚举模块，配置用于响应于cpld检测到bios完成启动且确认接收到的新链路信息满足预设链路要求，由bios对pcie设备进行枚举。
51.在一些实施例中，系统还包括链路信息发送模块，配置用于响应于bios获取到链路信息，通过iic总线将链路信息发送至cpld。
52.本发明实施例的pcie设备枚举系统，通过重新进行pcie链路训练和对pcie设备进行复位这两种软硬件修复方式来确保pcie链路带宽及速率正常；通过cpld能够间接监测pcie链路状态，进而通过硬件方式对pcie设备进行二次修复；即能解决pcie设备降带宽及速率的问题，又不会额外增加bios的启动时间，同时不影响bios枚举流程，进而优化了存储设备的整体性能指标。
53.本发明实施例的第三个方面，还提供了一种计算机可读存储介质，图4示出了根据本发明实施例提供的实现pcie设备枚举方法的计算机可读存储介质的示意图。如图4所示，计算机可读存储介质3存储有计算机程序指令31。该计算机程序指令31被处理器执行时实现如下步骤：响应于bios上电，由bios对pcie设备进行pcie链路训练，以获取pcie设备的链路信息，并判断链路信息是否满足预设链路要求；响应于链路信息不满足预设链路要求，由bios对pcie设备重新进行pcie链路训练，以获取pcie设备的新链路信息，并将新链路信息发送至cpld，并判断bios是否完成启动；响应于bios完成启动，由bios向cpld发送启动完成的标志，并由cpld基于标志检测bios是否完成启动；
响应于cpld检测到bios完成启动且确认接收到的新链路信息不满足预设链路要求，对pcie设备进行复位；响应于pcie设备完成复位，由bios对pcie设备进行枚举。
54.在一些实施例中，链路信息包括pcie链路的传输速率及带宽。
55.在一些实施例中，判断链路信息是否满足预设链路要求包括：判断pcie链路的传输速率及带宽是否分别为预设传输速率及预设带宽。
56.在一些实施例中，响应于pcie设备完成复位，由bios对pcie设备进行枚举包括：响应于pcie设备完成复位，由cpld将复位完成标志发送至bios；响应于bios接收到复位完成标志，对pcie设备进行枚举。
57.在一些实施例中，步骤还包括：响应于链路信息满足预设链路要求，由bios对pcie设备进行枚举。
58.在一些实施例中，步骤还包括：响应于cpld检测到bios完成启动且确认接收到的新链路信息满足预设链路要求，由bios对pcie设备进行枚举。
59.在一些实施例中，步骤还包括：响应于bios获取到链路信息，通过iic总线将链路信息发送至cpld。
60.应当理解，在相互不冲突的情况下，以上针对根据本发明的pcie设备枚举方法阐述的所有实施方式、特征和优势同样地适用于根据本发明的pcie设备枚举系统和存储介质。
61.本发明实施例的第四个方面，还提供了一种计算机设备，包括如图5所示的存储器402和处理器401，该存储器402中存储有计算机程序，该计算机程序被该处理器401执行时实现上述任意一项实施例的方法。
62.如图5所示，为本发明提供的执行pcie设备枚举方法的计算机设备的一个实施例的硬件结构示意图。以如图5所示的计算机设备为例，在该计算机设备中包括一个处理器401以及一个存储器402，并还可以包括：输入装置403和输出装置404。处理器401、存储器402、输入装置403和输出装置404可以通过总线或者其他方式连接，图5中以通过总线连接为例。输入装置403可接收输入的数字或字符信息，以及产生与pcie设备枚举系统的用户设置以及功能控制有关的键信号输入。输出装置404可包括显示屏等显示设备。
63.存储器402作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本技术实施例中的pcie设备枚举方法对应的程序指令/模块。存储器402可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储pcie设备枚举方法的使用所创建的数据等。此外，存储器402可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器402可选包括相对于处理器401远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
64.处理器401通过运行存储在存储器402中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例的pcie设备枚举方法。
65.最后需要说明的是，本文的计算机可读存储介质（例如，存储器）可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器（rom）、可编程rom（prom）、电可编程rom（eprom）、电可擦写可编程rom（eeprom）或快闪存储器。易失性存储器可以包括随机存取存储器（ram），该ram可以充当外部高速缓存存储器。作为例子而非限制性的，ram 可以以多种形式获得，比如同步ram（dram）、动态ram（dram）、同步dram（sdram）、双数据速率sdram（ddr sdram）、增强sdram（esdram）、同步链路dram（sldram）、以及直接rambus ram（drram）。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。
66.本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
67.结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器（dsp）、专用集成电路（asic）、现场可编程门阵列（fpga）或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，dsp和微处理器的组合、多个微处理器、一个或多个微处理器结合dsp和/或任何其它这种配置。
68.以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
69.应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
70.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围（包括权利要求）被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。