1.各种实施方式涉及一种集成电路，更具体地，涉及一种时钟锁存电路(clockedlatchcircuit)和使用该时钟锁存电路的时钟生成电路。
背景技术：
：：2.电子装置包括许多电子元件，并且计算机系统包括许多半导体设备，每个半导体设备包括半导体。配置计算机系统的半导体设备可以通过接收和发送数据以及时钟信号来彼此进行通信。半导体设备可以包括时钟锁存电路，以便于放大输入信号并锁存放大后的信号。与时钟信号同步，时钟锁存电路可以放大输入信号以生成输出信号，并且可以维持输出信号的电压电平。例如，当时钟信号具有逻辑高电平时，时钟锁存电路可以放大输入信号以改变输出信号的电压电平。例如，当时钟信号具有逻辑低电平时，时钟锁存电路可以维持输出信号的电压电平。3.随着计算机系统的操作速度的增大，时钟信号的频率增大，并且时钟信号的幅度(amplitude)变小。同样，输入信号的摆动宽度(swingwidth)变小。当输入信号和时钟信号的幅度变小时，应调整时钟锁存电路内晶体管的尺寸，以使时钟锁存电路精确地放大输入信号。然而，当调整晶体管的尺寸时，可能存在时钟锁存电路的工作频率范围受到限制的风险。技术实现要素：4.在一个实施方式中，时钟锁存电路可以包括放大电路、锁存电路、第一电流源和第二电流源。放大电路可以联接到第一输出节点、第二输出节点和第一节点。放大电路可以基于时钟信号、第一输入信号和第二输入信号来改变第一输出节点和第二输出节点的电压电平。第一输出节点和第二输出节点可以联接到被提供有第一电源电压的节点。锁存电路可以联接到第一输出节点、第二输出节点和第二节点。锁存电路可以基于时钟信号的互补信号来维持第一输出节点和第二输出节点的电压电平。第一电流源可以输出第一电流以使第一电流从第一节点流到被提供有第二电源电压的节点。第二电流源可以输出第二电流以使第二电流从第二节点流到被提供有第二电源电压的节点。第二电流可以不同于第一电流。5.在一个实施方式中，时钟锁存电路可以包括放大电路、锁存电路、第一激活电路和第二激活电路。放大电路可以联接在第一公共节点和被提供有第一电源电压的节点之间。放大电路可以基于第一输入信号和第二输入信号来改变第一输出节点和第二输出节点的电压电平。锁存电路可以联接在第二公共节点与被提供有第一电源电压的节点之间。锁存电路可以基于第一输出节点和第二输出节点的电压电平来维持第一输出节点和第二输出节点的电压电平。第一激活电路可以基于时钟信号输出第一电流以使第一电流从第一公共节点流到被提供有第二电源电压的节点。第二激活电路可以基于时钟信号输出第二电流以使第二电流从第二公共节点流到被提供有第二电源电压的节点。第二电流可以不同于第一电流。6.在一个实施方式中，时钟生成电路可以包括第一放大电路、第一锁存电路、第二放大电路、第二锁存电路、第一电流源和第二电流源。第一放大电路可以联接在第一节点与被提供有第一电源电压的节点之间。第一放大电路可以基于第一控制时钟信号、第一时钟信号和第三时钟信号通过第一输出节点和第二输出节点输出第二时钟信号和第四时钟信号。第一锁存电路可以联接在第二节点与被提供有第一电源电压的节点之间。第一锁存电路可以基于第二控制时钟信号来维持第一输出节点和第二输出节点的电压电平。第二放大电路可以联接在第一节点和被提供有第一电源电压的节点之间。第二放大电路可以基于第二控制时钟信号、第二时钟信号和第四时钟信号通过第三输出节点和第四输出节点输出第一时钟信号和第三时钟信号。第二锁存电路可以联接在第二节点和被提供有第一电源电压的节点之间。第二锁存电路可以基于第一控制时钟信号来维持第三输出节点和第四输出节点的电压电平。第一电流源可以输出第一电流以使第一电流从第一节点流到被提供有第二电源电压的节点。第二电流源可以输出第二电流以使第二电流从第二节点流到被提供有第二电源电压的节点。第二电流可以不同于第一电流。7.在一种实施方式中，时钟生成电路可以包括第一放大电路、第一锁存电路、第二放大电路、第二锁存电路、第一激活电路和第二激活电路。第一放大电路可以联接在第一公共节点与被提供有第一电源电压的节点之间。第一放大电路可以基于第一时钟信号和第三时钟信号通过第一输出节点和第二输出节点输出第二时钟信号和第四时钟信号。第一锁存电路可以联接在第二公共节点和被提供有第一电源电压的节点之间。第一锁存电路可以维持第一输出节点和第二输出节点的电压电平。第二放大电路可以联接在第三公共节点与被提供有第一电源电压的节点之间。第二放大电路可以基于第二时钟信号和第四时钟信号通过第三输出节点和第四输出节点输出第一时钟信号和第三时钟信号。第二锁存电路可以联接在第四公共节点与被提供有第一电源电压的节点之间。第二锁存电路可以维持第三输出节点和第四输出节点的电压电平。第一激活电路可以基于第一控制时钟信号输出第一电流以使第一电流从第一公共节点流到被提供有第二电源电压的节点，并且可以基于第二控制时钟信号输出第一电流以使第一电流从第三公共节点流到被提供有第二电源电压的节点。第二激活电路可以基于第二控制时钟信号输出第二电流以使第二电流从第二公共节点流到被提供有第二电源电压的节点，并且可以基于第一控制时钟信号输出第二电流以使第二电流从第四公共节点流到被提供有第二电源电压的节点。附图说明8.图1是示出根据实施方式的时钟锁存电路的配置的图。9.图2是示出根据实施方式的时钟锁存电路的配置的图。10.图3a和图3b是示出根据实施方式的复位电路的配置的图。11.图4是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。12.图5是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。13.图6是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。14.图7是示出根据实施方式的时钟生成电路的配置的图。15.图8是示出根据实施方式的时钟生成电路的配置的图。16.图9是示出了根据实施方式的时钟生成电路的操作的定时图。17.图10是示出了从根据实施方式的时钟生成电路生成的输出信号和从传统时钟生成电路生成的输出信号的波形的定时图。18.图11是示出根据实施方式的半导体系统的配置的图。具体实施方式19.下面参照附图描述所公开技术的各种示例和实施方式。20.将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件和另一个元件。因此，在一些实施方式中的第一元件可以在其他实施方式中被称为第二元件，而不背离本公开的教导。21.此外，将理解的是，当一个元件被称为“连接”或“联接”到另一元件时，其可以直接连接或联接到该另一元件，或者可以存在中间元件。相对的，当一个元件被称为“直接连接”或“直接联接”到另一元件时，则不存在中间元件。22.图1是示出根据实施方式的时钟锁存电路100的配置的图。参照图1，时钟锁存电路100可以接收时钟信号clk、第一输入信号in1和第二输入信号in2以生成第一输出信号out和第二输出信号outb。时钟锁存电路100可以基于时钟信号clk依次执行放大操作和锁存操作。基于时钟信号clk，时钟锁存电路100可以差分(differentially)放大第一输入信号in1和第二输入信号in2，以改变第一输出信号out和第二输出信号outb的电压电平。基于时钟信号clk的互补信号(complementarysignal)clkb，时钟锁存电路100可以维持第一输出信号out和第二输出信号outb的电压电平。在一个实施方式中，第一输入信号in1和第二输入信号in2可以是一对差分信号。第二输入信号in2可以是具有第一输入信号in1的互补电压电平的互补信号。在一个实施方式中，第一输入信号in1可以是单端信号(single‑endedsignal)，并且第二输入信号in2可以具有参考电压。参考电压可以具有对应于第一输入信号in1的摆动范围的中间的电压电平。23.时钟锁存电路100可以包括放大电路110、锁存电路120、第一电流源130和第二电流源140。基于第一输入信号in1和第二输入信号in2，放大电路110可以改变第一输出信号out和第二输出信号outb的电压电平。基于第一输入信号in1，放大电路110可以改变第二输出信号outb的电压电平。基于第二输入信号in2，放大电路110可以改变第一输出信号out的电压电平。放大电路110可以联接到第一输出节点on1、第二输出节点on2和第一节点n1。第一输出节点on1和第二输出节点on2可以是被提供有第一电源电压v1的节点101。第一输出信号out可以从第一输出节点on1输出，并且第二输出信号outb可以从第二输出节点on2输出。可以基于时钟信号clk来激活放大电路110。与时钟信号clk同步，放大电路110可以放大第一输入信号in1和第二输入信号in2以改变第一输出节点on1和第二输出节点on2的电压电平。当时钟信号clk具有逻辑高电平时，放大电路110可以基于第一输入信号in1的电压电平来改变第二输出节点on2的电压电平，并且可以基于第二输入信号in2的电压电平来改变第一输出节点on1的电压电平。当时钟信号clk具有逻辑低电平时，放大电路110可以被停用。24.时钟锁存电路100还可以包括第一负载电阻器r1和第二负载电阻器r2。第二输出节点on2可以通过第一负载电阻器r1联接到被提供有第一电源电压v1的节点101。第一输出节点on1可以通过第二负载电阻器r2联接到被提供有第一电源电压v1的节点101。第一负载电阻器r1和第二负载电阻器r2可以具有相同的电阻值。在一个实施方式中，第二负载电阻器r2可以具有与第一负载电阻器r1不同的电阻值。25.可以基于时钟信号clk的互补信号clkb来激活锁存电路120。与时钟信号clk的互补信号clkb同步，锁存电路120可以维持第一输出信号out和第二输出信号outb的电压电平。当时钟信号clk的互补信号clkb具有逻辑高电平时，锁存电路120可以维持第一输出信号out和第二输出信号outb的电压电平。锁存电路120可以基于第一输出信号out的电压电平来维持第二输出信号outb的电压电平。锁存电路120可以基于第二输出信号outb的电压电平来维持第一输出信号out的电压电平。锁存电路120可以联接到第一输出节点on1、第二输出节点on2和第二节点n2。与时钟信号clk的互补信号clkb同步，锁存电路120可以维持第一输出节点on1和第二输出节点on2的电压电平。锁存电路120可以基于第一输出节点on1的电压电平来维持第二输出节点on2的电压电平。锁存电路120可以基于第二输出节点on2的电压电平来维持第一输出节点on1的电压电平。26.第一电流源130可以允许第一电流isen从放大电路110流出，以便于激活放大电路110。第一电流源130可以允许第一电流isen流过第一节点n1。第一电流源130可以联接在第一节点n1和被提供有第二电源电压v2的节点102之间。第一电流源130可以允许第一电流isen从第一节点n1流到被提供有第二电源电压v2的节点102。第二电源电压v2可以具有比第一电源电压v1低的电压电平。27.第二电流源140可以允许第二电流ilat从锁存电路120流出，以便于激活锁存电路120。第二电流源140可以允许第二电流ilat流过第二节点n2。第二电流源140可以联接在第二节点n2和被提供有第二电源电压v2的节点102之间。第二电流源140可以允许第二电流ilat从第二节点n2流到被提供有第二电源电压v2的节点102。第二电流ilat可以不同于第一电流isen。在一个实施方式中，第二电流ilat可以大于第一电流isen。28.第一电流源130可以进一步接收第一电流控制信号con1。第一电流源130可以是被配置为基于第一电流控制信号con1来改变第一电流isen的量的可变电流源。第二电流源140可以进一步接收第二电流控制信号con2。第二电流源140可以是被配置为基于第二电流控制信号con2来改变第二电流ilat的量的可变电流源。第一电流控制信号con1和第二电流控制信号con2可以是各自具有多个位的数字编码信号(digitalcodesignal)。第一电流控制信号con1和第二电流控制信号con2可以是具有各种电压电平的模拟电压信号。29.放大电路110可以包括第一输入晶体管ti1、第二输入晶体管ti2和第一使能晶体管te1。第一输入晶体管ti1、第二输入晶体管ti2和第一使能晶体管te1中的每一个可以是n沟道mos晶体管。第一输入晶体管ti1可以基于第一输入信号in1将第二输出节点on2联接到第一公共节点cn1。第一输入晶体管ti1可以在其漏极和源极处分别联接到第二输出节点on2和第一公共节点cn1，并且可以在其栅极处接收第一输入信号in1。当第一输入信号in1具有逻辑高电平时，第一输入晶体管ti1可以将第二输出节点on2联接到第一公共节点cn1。当第一输入信号in1具有逻辑低电平时，第一输入晶体管ti1可以将第二输出节点on2与第一公共节点cn1电隔离。第二输入晶体管ti2可以基于第二输入信号in2将第一输出节点on1联接到第一公共节点cn1。第二输入晶体管ti2可以在其漏极和源极处分别联接到第一输出节点on1和第一公共节点cn1，并且可以在其栅极处接收第二输入信号in2。当第二输入信号in2具有逻辑高电平时，第二输入晶体管ti2可以将第一输出节点on1联接到第一公共节点cn1。当第二输入信号in2具有逻辑低电平时，第二输入晶体管ti2可以将第一输出节点on1与第一公共节点cn1电隔离。第一使能晶体管te1可以基于时钟信号clk将第一公共节点cn1联接到第一节点n1。第一使能晶体管te1可以在其漏极和源极处分别联接到第一公共节点cn1和第一节点n1，并且可以在其栅极处接收时钟信号clk。当时钟信号clk具有逻辑高电平时，第一使能晶体管te1可以将第一公共节点cn1联接到第一节点n1。当时钟信号clk具有逻辑低电平时，第一使能晶体管te1可以将第一公共节点cn1与第一节点n1电隔离。30.锁存电路120可以包括第一锁存晶体管tl1、第二锁存晶体管tl2和第二使能晶体管te2。第一锁存晶体管tl1、第二锁存晶体管tl2和第二使能晶体管te2中的每一个可以是n沟道mos晶体管。第一锁存晶体管tl1可以基于第一输出节点on1和/或第一输出信号out的电压电平将第二输出节点on2联接到第二公共节点cn2。第一锁存晶体管tl1可以在其漏极和源极处分别联接到第二输出节点on2和第二公共节点cn2，并且可以在其栅极处联接到第一输出节点on1以接收第一输出信号out。当第一输出节点on1和/或第一输出信号out的电压电平具有逻辑高电平时，第一锁存晶体管tl1可以将第二输出节点on2联接到第二公共节点cn2。当第一输出节点on1和/或第一输出信号out的电压电平具有逻辑低电平时，第一锁存晶体管tl1可以将第二输出节点on2与第二公共节点cn2电隔离。第二锁存晶体管tl2可以基于第二输出节点on2和/或第二输出信号outb的电压电平将第一输出节点on1联接到第二公共节点cn2。第二锁存晶体管tl2可以在其漏极和源极处分别联接到第一输出节点on1和第二公共节点cn2，并且可以在其栅极处联接到第二输出节点on2以接收第二输出信号outb。当第二输出节点on2和/或第二输出信号outb的电压电平具有逻辑高电平时，第二锁存晶体管tl2可以将第一输出节点on1联接到第二公共节点cn2。当第二输出节点on2和/或第二输出信号outb的电压电平具有逻辑低电平时，第二锁存晶体管tl2可以将第一输出节点on1与第二公共节点cn2电隔离。第二使能晶体管te2可以基于时钟信号clk的互补信号clkb将第二公共节点cn2联接到第二节点n2。第二使能晶体管te2可以在其漏极和源极处分别联接到第二公共节点cn2和第二节点n2，并且可以在其栅极处接收时钟信号clk的互补信号clkb。当时钟信号clk的互补信号clkb具有逻辑高电平时，第二使能晶体管te2可以将第二公共节点cn2联接到第二节点n2。当时钟信号clk的互补信号clkb具有逻辑低电平时，第二使能晶体管te2可以将第二公共节点cn2与第二节点n2电隔离。31.在一个实施方式中，放大电路110可以由第一输入晶体管ti1和第二输入晶体管ti2配置。第一使能晶体管te1和第一电流源130可以组合以配置第一激活电路。因此，放大电路110可以被修改为联接到第一输出节点on1、第二输出节点on2和第一公共节点cn1。第一激活电路可以基于时钟信号clk允许第一电流isen从第一公共节点cn1流到被提供有第二电源电压v2的节点102，以激活放大电路110。在一个实施方式中，锁存电路120可以由第一锁存晶体管tl1和第二锁存晶体管tl2配置。第二使能晶体管te2和第二电流源140可以组合以配置第二激活电路。因此，锁存电路120可以被修改为联接到第一输出节点on1、第二输出节点on2和第二公共节点cn2。第二激活电路可以基于时钟信号clk的互补信号clkb允许第二电流ilat从第二公共节点cn2流到被提供有第二电源电压v2的节点102，以激活锁存电路120。32.下面将描述根据一个实施方式的时钟锁存电路100的操作。假设第一输入信号in1具有逻辑高电平，并且第二输入信号in2具有逻辑低电平。当时钟信号clk具有逻辑高电平时，时钟信号clk的互补信号clkb可以具有逻辑低电平。因此，放大电路110可以被激活并且锁存电路120可以被停用。基于具有逻辑高电平的第一输入信号in1，放大电路110可以将第二输出节点on2联接到第一节点n1，并且可以将第二输出节点on2的电压电平改变为逻辑低电平。基于具有逻辑低电平的第二输入信号in2，放大电路110可以将第一输出节点on1与第一节点n1电隔离，并且第一输出节点on1的电压电平可以变为逻辑高电平。因此，可以从第一输出节点on1输出具有逻辑高电平的第一输出信号out，并且可以从第二输出节点on2输出具有逻辑低电平的第二输出信号outb。33.当时钟信号clk从逻辑高电平转变为逻辑低电平时，时钟信号clk的互补信号clkb可以从逻辑低电平转变为逻辑高电平。因此，放大电路110可以被停用，并且锁存电路120可以被激活。基于具有逻辑高电平的第一输出信号out，锁存电路120可以将第二输出节点on2联接到第二节点n2，并且可以将第二输出节点on2的电压电平保持在逻辑低电平。基于具有逻辑低电平的第二输出信号outb，锁存电路120可以将第一输出节点on1与第二节点n2电隔离，并且可以将第一输出节点on1的电压电平保持在逻辑高电平。因此，第一输出信号out可以在时钟信号clk的单个周期内具有逻辑高电平，并且第二输出信号outb可以在时钟信号clk的单个周期内具有逻辑低电平。当时钟信号clk从逻辑低电平转变为逻辑高电平时，放大电路110可以被激活。放大电路110可以基于第一输入信号in1和第二输入信号in2的逻辑电平来改变第一输出信号out和第二输出信号outb的电压电平。每当时钟信号clk翻转(toggle)时，放大电路110和锁存电路120可以交替地被激活，并且时钟锁存电路100可以交替地执行放大操作和锁存操作。34.图2是示出根据实施方式的时钟锁存电路200的配置的图。参照图2，时钟锁存电路200可以具有与图1所示的时钟锁存电路100相同的配置，并且还可以包括复位电路210。时钟锁存电路200和时钟锁存电路100之间的相同元件的附图标记未在图2中示出，并且省略了对相同元件的描述。复位电路210可以接收时钟信号clk、时钟信号clk的互补信号clkb和复位信号rst。复位电路210可以基于时钟信号clk、时钟信号clk的互补信号clkb和复位信号rst来改变第一输出节点on1和第二输出节点on2的电压电平。复位电路210可以改变第一输出节点on1和第二输出节点on2的电压电平以设置第一输出节点on1和第二输出节点on2的初始电压电平。当复位信号rst被启用时，复位电路210可以基于时钟信号clk来改变第二输出节点on2和/或第二输出信号outb的电压电平。当复位信号rst被启用时，复位电路210可以基于时钟信号clk的互补信号clkb来改变第一输出节点on1和/或第一输出信号out的电压电平。在第一输出节点on1的电压电平被设置为逻辑低电平的情况下，第二输出节点on2的电压电平被设置为逻辑高电平。在第一输出节点on1的电压电平被设置为逻辑高电平的情况下，第二输出节点on2的电压电平被设置为逻辑低电平。当时钟锁存电路200不工作时(即，当时钟信号clk不翻转时)，第一输出节点on1和第二输出节点on2的电压电平可能没有被限定。当时钟信号clk和时钟信号clk的互补信号clkb开始翻转，并且因此，时钟锁存电路200开始工作时，如果未限定第一输出节点on1和第二输出节点on2的电压电平，则时钟锁存电路200可能不会基于第一输入信号in1和第二输入信号in2的电压电平而精确地生成第一输出信号out和第二输出信号outb。例如，第一输出信号out和第二输出信号outb可能处于亚稳定(meta‑stable)状态，并且因此可能不在第一电源电压v1和第二电源电压v2的电压电平之间摆动，而是可能具有较小的摆动宽度。此外，在最坏的情况下，第一输出信号out和第二输出信号outb的电压电平可能对调。复位电路210可以基于时钟信号clk、时钟信号clk的互补信号clkb和复位信号rst来设置第一输出节点on1和第二输出节点on2的初始电压电平。当设置了第一输出节点on1和第二输出节点on2的初始电压电平时，即使在操作的初始阶段，时钟锁存电路200也可以精确地生成与第一输入信号in1和第二输入信号in2的逻辑电平相对应的第一输出信号out和第二输出信号outb。35.图3a和图3b是示出根据实施方式的复位电路的配置的图。图3a和图3b所示的复位电路300a和复位电路300b可以用作图2所示的复位电路210。参照图3a，复位电路300a可以包括第一晶体管t11、第二晶体管t12和第三晶体管t13。第一晶体管t11、第二晶体管t12和第三晶体管t13中的每一个可以是n沟道mos晶体管。第一晶体管t11可以在其源极处联接到被提供有第二电源电压v2的节点，并且可以在其栅极处接收复位信号rst。第二晶体管t12可以在其漏极处联接到第二输出节点on2，可以在其源极处联接到第一晶体管t11的漏极，并且可以在其栅极处接收时钟信号clk。第三晶体管t13可以在其漏极处联接到第一输出节点on1，可以在其源极处联接到第一晶体管t11的漏极，并且可以在其栅极处接收时钟信号clk的互补信号clkb。当复位信号rst被启用时，第一晶体管t11可以将第二晶体管t12和第三晶体管t13的源极联接到被提供有第二电源电压v2的节点102。当时钟信号clk具有逻辑高电平时，第二晶体管t12可以将第二输出节点on2联接到被提供有第二电源电压v2的节点102，以将第二输出信号outb的电压电平改变为逻辑低电平。当时钟信号clk的互补信号clkb具有逻辑高电平时，第三晶体管t13可以将第一输出节点on1联接到被提供有第二电源电压v2的节点102，以将第一输出信号out的电压电平改变为逻辑低电平。36.参照图3b，复位电路300b可以包括第一晶体管t21、第二晶体管t22、开关sw、第三晶体管t23和第四晶体管t24。第一至第四晶体管t21、t22、t23和t24中的每一个可以是n沟道mos晶体管。第一晶体管t21可以在其源极处联接到被提供有第二电源电压v2的节点102，并且可以在其栅极处接收复位信号rst。第二晶体管t22可以在其源极处联接到被提供有第二电源电压v2的节点102，并且可以在其栅极处接收复位信号rst。开关sw可以联接在第一晶体管t21和第二晶体管t22的漏极之间。开关sw可以基于复位信号rst将第一晶体管t21的漏极联接到第二晶体管t22的漏极。例如，当复位信号rst被启用时，开关sw可以将第一晶体管t21的漏极联接到第二晶体管t22的漏极。第三晶体管t23可以在其漏极处联接到第二输出节点on2，可以在其源极处联接到第一晶体管t21的漏极，并且可以在其栅极处接收时钟信号clk。第四晶体管t24可以在其漏极处联接到第一输出节点on1，可以在其源极处联接到第二晶体管t22的漏极，并且可以在其栅极处接收时钟信号clk的互补信号clkb。当复位信号rst被启用时，第一晶体管t21、第二晶体管t22和开关sw可以导通，并且第三晶体管t23和第四晶体管t24的源极可以联接到被提供有第二电源电压v2的节点102。当时钟信号clk具有逻辑高电平时，第三晶体管t23可以将第二输出节点on2联接到被提供有第二电源电压v2的节点102，以将第二输出信号outb的电压电平改变为逻辑低电平。当时钟信号clk的互补信号clkb具有逻辑高电平时，第四晶体管t24可以将第一输出节点on1联接到被提供有第二电源电压v2的节点102，以将第一输出信号out的电压电平改变为逻辑低电平。37.图4是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的定时图。参照图1、图2和图4，当时钟信号clk和时钟信号clk的互补信号clkb翻转时，可以从传统时钟锁存电路生成第一输出信号outp和第二输出信号outbp，并且可以从时钟锁存电路200生成第一输出信号out和第二输出信号outb。在传统时钟锁存电路内，第一电流isen和第二电流ilat可以彼此相同。第一电流isen和第二电流ilat的量可以是固定的。在时钟锁存电路200内，第一电流isen和第二电流ilat可以变化。第二电流ilat可以大于第一电流isen。当第二电流ilat大于第一电流isen时，可以增强锁存电路120的驱动性能(drivability)，并且因此，可以增大第一输出信号out和第二输出信号outb的摆动宽度。因此，从时钟锁存电路200输出的第一输出信号out和第二输出信号outb可以具有比从传统时钟锁存电路输出的第一输出信号outp和第二输出信号outbp更大的幅度和更大的摆动宽度。38.图5是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。参照图2和图5，传统时钟锁存电路不包括复位电路210，因此，当时钟信号clk和时钟信号clk的互补信号clkb不翻转时，第一输出信号outp和第二输出信号outbp的电压电平可能没有被限定。因此，当时钟信号clk的时钟信号clk和互补信号clkb开始翻转时，第一输出信号outp和第二输出信号outbp可能不会正常地摆动并且可能处于亚稳态。当没有正常生成第一输出信号outp和第二输出信号outbp时，传统时钟锁存电路的操作可靠性可能降低，并且可能会发生使用由传统时钟锁存电路生成的时钟信号的内部电路的故障。为了解决上述问题，根据实施方式，时钟锁存电路200可以包括复位电路210。当复位信号rst被启用时，复位电路210可以将第一输出信号out的电压电平设置为逻辑低电平，并且可以将第二输出信号outb的电压电平设置为逻辑高电平。因此，当时钟信号clk的时钟信号clk和互补信号clkb翻转时，第一输出信号out和第二输出信号outb可以在正常范围内摆动。即使当时钟信号clk的频率增大时，复位电路210也可以保持时钟锁存电路200的可靠性。39.图6是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。参照图6，传统时钟锁存电路可能难以在宽频率范围内操作。常规地，为了使时钟锁存电路基于具有高频率的时钟信号进行操作，应当减小配置锁存电路的晶体管的尺寸。当晶体管的尺寸减小时，对具有高频率的时钟信号的响应可能是良好的，但是可能无法基于具有低频率的时钟信号执行足够的放大操作和锁存操作。相反，当增大配置锁存电路的晶体管的尺寸时，对具有低频率时钟信号的响应可能是良好的，但是可能无法基于具有高频率的时钟信号执行足够的放大操作和锁存操作。具有由尺寸减小的晶体管配置以用于对具有高频率的时钟信号有良好的响应的锁存电路的传统时钟锁存电路可能无法基于具有低频率的时钟信号clk和时钟信号clk的互补信号clkb而将第一输出信号outp和第二输出信号outbp的电压电平改变为与输入信号相对应的电压电平或者充分保持第一输出信号outp和第二输出信号outbp的电压电平。根据一个实施方式，时钟锁存电路200可以改变用于激活锁存电路120的第二电流ilat的量，而不改变配置锁存电路120的晶体管的尺寸。当不同地改变第二电流ilat而不改变配置锁存电路120的晶体管的尺寸时，即使时钟锁存电路200接收到具有低频率以及高频率的时钟信号clk，时钟锁存电路200也可以生成在充足的范围内摆动的第一输出信号out和第二输出信号outb。因此，时钟锁存电路200可以比传统时钟锁存电路在更宽的频率范围内操作，因此可以在各种系统中使用。此外，由于复位电路210被配置为基于复位信号rst来设置第一输出信号out和第二输出信号outb的初始电压电平，所以可以提高时钟锁存电路200的可靠性和操作频率范围。40.图7是示出根据实施方式的时钟生成电路700的配置的图。参照图7，时钟生成电路700可以包括第一时钟锁存电路710和第二时钟锁存电路720。第一时钟锁存电路710和第二时钟锁存电路720中的每一个可以接收第一控制时钟信号ck和第二控制时钟信号ckb。第一时钟锁存电路710和第二时钟锁存电路720可以分别与第一控制时钟信号ck和第二控制时钟信号ckb同步地操作。第一时钟锁存电路710可以接收第一时钟信号ick和第三时钟信号ickb，以输出第二时钟信号qck和第四时钟信号qckb。第一时钟锁存电路710可以差分地放大第一时钟信号ick和第三时钟信号ickb，以改变第二时钟信号qck和第四时钟信号qckb的电压电平，并且可以锁存第二时钟信号qck和第四时钟信号qckb的电压电平。例如，当第二控制时钟信号ckb被启用时，第一时钟锁存电路710可以差分放大第一时钟信号ick和第三时钟信号ickb以改变第二时钟信号qck和第四时钟信号qckb的电压电平。当第一控制时钟信号ck被启用时，第一时钟锁存电路710可以锁存第二时钟信号qck和第四时钟信号qckb的电压电平。第二控制时钟信号ckb可以是第一控制时钟信号ck的互补信号。第一控制时钟信号ck和第二控制时钟信号ckb的逻辑高电平部分可以不彼此交叠。第一时钟锁存电路710可以在第二控制时钟信号ckb的逻辑高电平部分期间差分放大第一时钟信号ick和第三时钟信号ickb，以生成第二时钟信号qck和第四时钟信号qckb。第一时钟锁存电路710可以在第一控制时钟信号ck的逻辑高电平部分期间维持第二时钟信号qck和第四时钟信号qckb的电压电平。41.第二时钟锁存电路720可以接收第二时钟信号qck和第四时钟信号qckb以输出第一时钟信号ick和第三时钟信号ickb。第二时钟锁存电路720可以差分放大第二时钟信号qck和第四时钟信号qckb以改变第一时钟信号ick和第三时钟信号ickb的电压电平，并且可以锁存第一时钟信号ick和第三时钟信号ickb的电压电平。例如，第二时钟锁存电路720可以执行与第一时钟锁存电路710相反的操作。当第一控制时钟信号ck被启用时，第二时钟锁存电路720可以差分放大第二时钟信号qck和第四时钟信号qckb，以改变第一时钟信号ick和第三时钟信号ickb的电压电平。当第二控制时钟信号ckb被启用时，第二时钟锁存电路720可以锁存第一时钟信号ick和第三时钟信号ickb的电压电平。第二时钟锁存电路720可以在第一控制时钟信号ck的逻辑高电平部分期间差分放大第二时钟信号qck和第四时钟信号qckb以改变第一时钟信号ick和第三时钟信号ickb的电压电平。第二时钟锁存电路720可以在第二控制时钟信号ckb的逻辑高电平部分期间维持第一时钟信号ick的电压电平和第三时钟信号ickb的电压电平。42.第一时钟信号至第四时钟信号ick、qck、ickb和qckb的频率可以是第一控制时钟信号ck和第二控制时钟信号ckb的频率的一半。第一时钟信号至第四时钟信号ick、qck、ickb和qckb的周期可以是第一控制时钟信号ck和第二控制时钟信号ckb的周期的两倍。因此，时钟生成电路700可以用作分频电路(frequencydividingcircuit)。第二时钟信号qck可以相对于第一时钟信号ick具有90度的滞后相位(laggingphase)。第三时钟信号ickb可以相对于第二时钟信号qck具有90度的滞后相位。第四时钟信号qckb可以相对于第三时钟信号ickb具有90度的滞后相位。第一时钟信号ick可以相对于第四时钟信号qckb具有90度的滞后相位。第一时钟锁存电路710和第二时钟锁存电路720可以配置其中第一时钟锁存电路710和第二时钟锁存电路720的输入/输出节点彼此联接的链结构(chainstructure)，以在第一控制时钟信号ck和第二控制时钟信号ckb被提供期间持续生成以第一控制时钟信号ck和第二控制时钟信号ckb的一半频率和/或两倍周期翻转的第一时钟信号至第四时钟信号ick、ickb、qck和qckb。图1和图2所示的时钟锁存电路100和时钟锁存电路200可以用作第一时钟锁存电路710和第二时钟锁存电路720。43.第一时钟锁存电路710和第二时钟锁存电路720中的每一个还可以接收复位信号rst。第一时钟锁存电路710可以基于第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst来改变第二时钟信号qck和第四时钟信号qckb的电压电平。当复位信号rst被启用时，第一时钟锁存电路710可以基于第一控制时钟信号ck和第二控制时钟信号ckb的逻辑电平来设置第二时钟信号qck和第四时钟信号qckb的初始电压电平。第二时钟锁存电路720可以基于第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst来改变第一时钟信号ick和第三时钟信号ickb的电压电平。当复位信号rst被启用时，第二时钟锁存电路720可以基于第一控制时钟信号ck和第二控制时钟信号ckb的逻辑电平来设置第一时钟信号ick和第三时钟信号ickb的初始电压电平。44.第一时钟锁存电路710和第二时钟锁存电路720中的每一个还可以接收第一电流控制信号con1和第二电流控制信号con2。第一电流控制信号con1可以改变第一时钟锁存电路710内的被配置为激活放大电路的电流源的电流量，该放大电路被配置为对第一时钟信号ick和第三时钟信号ickb进行差分放大。第一电流控制信号con1可以改变第二时钟锁存电路720内的被配置为激活放大电路的电流源的电流量，该放大电路被配置为对第二时钟信号qck和第四时钟信号qckb进行差分放大。第二电流控制信号con2可以改变第一时钟锁存电路710内的被配置为激活锁存电路的电流源的电流量，该锁存电路被配置为锁存第二时钟信号qck和第四时钟信号qckb的电压电平。第二电流控制信号con2可以改变第二时钟锁存电路720内的被配置为激活锁存电路的电流源的电流量，该锁存电路被配置为锁存第一时钟信号ick和第三时钟信号ickb的电压电平。45.图8是示出根据实施方式的时钟生成电路800的配置的图。参照图8，时钟生成电路800可以包括第一放大电路810、第一锁存电路820、第二放大电路830、第二锁存电路840、第一电流源850和第二电流源860。第一放大电路810和第二放大电路830可以共同联接到第一电流源850。第一锁存电路820和第二锁存电路840可以共同联接到第二电流源860。可以基于第二控制时钟信号ckb来激活第一放大电路810。与第二控制时钟信号ckb同步，第一放大电路810可以差分放大第一时钟信号ick和第三时钟信号ickb，以生成第二时钟信号qck和第四时钟信号qckb。第一放大电路810可以联接到第一输出节点on11、第二输出节点on12和第一节点n11。第一输出节点on11和第二输出节点on12可以联接到被提供有第一电源电压v1的节点801。可以从第一输出节点on11输出第二时钟信号qck，并且可以从第二输出节点on12输出第四时钟信号qckb。第二输出节点on12可以通过第一负载电阻器r11联接到被提供有第一电源电压v1的节点801。第一输出节点on11可以通过第二负载电阻器r12联接到被提供有第一电源电压v1的节点801。第一负载电阻器r11和第二负载电阻器r12可以具有相同的电阻值。在一个实施方式中，第二负载电阻器r12可以具有与第一负载电阻器r11不同的电阻值。当第二控制时钟信号ckb被启用时，第一放大电路810可以基于第一时钟信号ick和第三时钟信号ickb来改变第一输出节点on11和第二输出节点on12的电压电平。第一放大电路810可以基于第一时钟信号ick来改变第四时钟信号qckb和/或第二输出节点on12的电压电平。第一放大电路810可以基于第三时钟信号ickb来改变第一输出节点on11和/或第二时钟信号qck的电压电平。46.可以基于第一控制时钟信号ck来激活第一锁存电路820。第一锁存电路820可以基于第一控制时钟信号ck来维持第一输出节点on11和第二输出节点on12的电压电平。第一锁存电路820可以联接到第一输出节点on11、第二输出节点on12和第二节点n12。当第一控制时钟信号ck被启用时，第一锁存电路820可以锁存第一输出节点on11和第二输出节点on12的电压电平。第一锁存电路820可以基于第二输出节点on12和/或第四时钟信号qckb的电压电平来维持第一输出节点on11和/或第二时钟信号qck的电压电平。第一锁存电路820可以基于第一输出节点on11和/或第二时钟信号qck的电压电平来维持第二输出节点on12和/或第四时钟信号qckb的电压电平。47.可以基于第一控制时钟信号ck来激活第二放大电路830。与第一控制时钟信号ck同步，第二放大电路830可以差分放大第二时钟信号qck和第四时钟信号qckb，以生成第一时钟信号ick和第三时钟信号ickb。第二放大电路830可以联接到第三输出节点on21、第四输出节点on22和第一节点n11。第三输出节点on21和第四输出节点on22可以联接到被提供有第一电源电压v1的节点801。可以从第三输出节点on21输出第一时钟信号ick，并且可以从第四输出节点on22输出第三时钟信号ickb。第四输出节点on22可以通过第三负载电阻器r21联接到被提供有第一电源电压v1的节点801。第三输出节点on21可以通过第四负载电阻器r22联接到被提供有第一电源电压v1的节点801。第三负载电阻器r21和第四负载电阻器r22可以具有相同的电阻值。在一个实施方式中，第四负载电阻器r22可以具有与第三负载电阻器r21不同的电阻值。第三负载电阻器r21和第四负载电阻器r22的电阻值可以分别与第一负载电阻器r11和第二负载电阻器r12相同。在一个实施方式中，第三负载电阻器r21和第四负载电阻器r22可以具有与第一负载电阻器r11和第二负载电阻器r12不同的电阻值。当第一控制时钟信号ck被启用时，第二放大电路830可以基于第二时钟信号qck和第四时钟信号qckb来改变第三输出节点on21和第四输出节点on22的电压电平。第二放大电路830可以基于第四时钟信号qckb来改变第四输出节点on22和/或第三时钟信号ickb的电压电平。第二放大电路830可以基于第二时钟信号qck来改变第三输出节点on21和/或第一时钟信号ick的电压电平。48.可以基于第二控制时钟信号ckb来激活第二锁存电路840。第二锁存电路840可以基于第二控制时钟信号ckb来维持第三输出节点on21和第四输出节点on22的电压电平。第二锁存电路840可以联接到第三输出节点on21、第四输出节点on22和第二节点n12。当第二控制时钟信号ckb被启用时，第二锁存电路840可以锁存第三输出节点on21和第四输出节点on22的电压电平。第二锁存电路840可以基于第四输出节点on22和/或第三时钟信号ickb的电压电平来维持第三输出节点on21和/或第一时钟信号ick的电压电平。第二锁存电路840可以基于第三输出节点on21和/或第一时钟信号ick的电压电平来维持第四输出节点on22和/或第三时钟信号ickb的电压电平。49.第一电流源850可以允许第一电流isen流过第一节点n11。第一电流源850可以联接在第一节点n11和被提供有第二电源电压v2的节点802之间。第一电流源850可以允许第一电流isen从第一节点n11流到被提供有第二电源电压v2的节点802。第一电流源850可以进一步接收第一电流控制信号con1。第一电流源850可以基于第一电流控制信号con1来不同地改变第一电流isen的量。50.第二电流源860可以允许第二电流ilat流过第二节点n12。第二电流源860可以联接在第二节点n12和被提供有第二电源电压v2的节点802之间。第二电流源860可以允许第二电流ilat从第二节点n12流到被提供有第二电源电压v2的节点102。第二电流ilat可以不同于第一电流isen。在一个实施方式中，第二电流ilat可以大于第一电流isen。第二电流源860可以进一步接收第二电流控制信号con2。第二电流源860可以基于第二电流控制信号con2来不同地改变第二电流ilat的量。51.时钟生成电路800可以进一步包括第一复位电路870和第二复位电路880。第一复位电路870可以联接在第一输出节点on11和第二输出节点on12之间。第一复位电路870可以接收第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst。第一复位电路870可以基于第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst来改变第一输出节点on11和第二输出节点on12的电压电平。当复位信号rst被启用时，第一复位电路870可以设置第一输出节点on11和第二输出节点on12的初始电压电平。第二复位电路880可以联接在第三输出节点on21和第四输出节点on22之间。第二复位电路880可以接收第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst。第二复位电路880可以基于第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst来改变第三输出节点on21和第四输出节点on22的电压电平。当复位信号rst被启用时，第二复位电路880可以设置第三输出节点on21和第四输出节点on22的初始电压电平。第一复位电路870和第二复位电路880中的每一个可以包括图3a和图3b所示的复位电路300a和复位电路300b中的至少一个。52.第一放大电路810可以包括第一输入晶体管ti11、第二输入晶体管ti12和第一使能晶体管te11。第一输入晶体管ti11、第二输入晶体管ti12和第一使能晶体管te11中的每一个可以是n沟道mos晶体管。第一输入晶体管ti11可以在其漏极和源极处分别联接到第二输出节点on12和第一公共节点cn11，并且可以在其栅极处接收第一时钟信号ick。第二输入晶体管ti12可以在其漏极和源极处分别联接到第一输出节点on11和第一公共节点cn11，并且可以在其栅极处接收第三时钟信号ickb。第一使能晶体管te11可以联接在第一公共节点cn11和第一节点n11之间，并且可以在其栅极接收第二控制时钟信号ckb。53.第一锁存电路820可以包括第一锁存晶体管tl11、第二锁存晶体管tl12和第二使能晶体管te21。第一锁存晶体管tl11、第二锁存晶体管tl12和第二使能晶体管te21中的每一个可以是n沟道mos晶体管。第一锁存晶体管tl11可以在其漏极和源极处分别联接到第二输出节点on12和第二公共节点cn12，并且可以在其栅极处联接到第一输出节点on11以接收第二时钟信号qck。第二锁存晶体管tl12可以在其漏极和源极处分别联接到第一输出节点on11和第二公共节点cn12，并且可以在其栅极处联接到第二输出节点on12以接收第四时钟信号qckb。第二使能晶体管te21可以联接在第二公共节点cn12和第二节点n12之间，并且可以在其栅极接收第一控制时钟信号ck。54.第二放大电路830可以包括第三输入晶体管ti21、第四输入晶体管ti22和第三使能晶体管te12。第三输入晶体管ti21、第四输入晶体管ti22和第三使能晶体管te12中的每一个可以是n沟道mos晶体管。第三输入晶体管ti21可以在其漏极和源极处分别联接到第四输出节点on22和第三公共节点cn21，并且可以在其栅极处接收第四时钟信号qckb。第四输入晶体管ti22可以在其漏极和源极处分别联接到第三输出节点on21和第三公共节点cn21，并且可以在其栅极处接收第二时钟信号qck。第三使能晶体管te12可以联接在第三公共节点cn21和第一节点n11之间，并且可以在其栅极处接收第一控制时钟信号ck。55.第二锁存电路840可以包括第三锁存晶体管tl21、第四锁存晶体管tl22和第四使能晶体管te22。第三锁存晶体管tl21、第四锁存晶体管tl22和第四使能晶体管te22中的每一个可以是n沟道mos晶体管。第三锁存晶体管tl21可以在其漏极和源极处分别联接到第四输出节点on22和第四公共节点cn22，并且可以在其栅极处联接到第三输出节点on21以接收第一时钟信号ick。第四锁存晶体管tl22可以在其漏极和源极处分别联接到第三输出节点on21和第四公共节点cn22，并且可以在其栅极处联接到第四输出节点on22以接收第三时钟信号ickb。第四使能晶体管te22可以联接在第四公共节点cn22和第二节点n12之间，并且可以在其栅极处接收第二控制时钟信号ckb。56.在一个实施方式中，第一放大电路810可以由第一输入晶体管ti11和第二输入晶体管ti12配置，并且第二放大电路830可以由第三输入晶体管ti21和第四输入晶体管ti22配置。第一使能晶体管te11、第三使能晶体管te12和第一电流源850可以被组合以配置第一激活电路。第一激活电路可以基于第一控制时钟信号ck和第二控制时钟信号ckb来激活第一放大电路810和第二放大电路830中的一个。第一激活电路可以联接到第一公共节点cn11、第三公共节点cn21和被提供有第二电源电压v2的节点802。当第二控制时钟信号ckb被启用时，第一激活电路可以允许第一电流isen从第一公共节点cn11流到被提供有第二电源电压v2的节点802。当第一控制时钟信号ck被启用时，第一激活电路可以允许第一电流isen从第三公共节点cn21流到被提供有第二电源电压v2的节点802。57.在一个实施方式中，第一锁存电路820可以由第一锁存晶体管tl11和第二锁存晶体管tl12配置，并且第二锁存电路840可以由第三锁存晶体管tl21和第四锁存晶体管tl22配置。第二使能晶体管te21、第四使能晶体管te22和第二电流源860可以组合以配置第二激活电路。第二激活电路可以基于第一控制时钟信号ck和第二控制时钟信号ckb来激活第一锁存电路820和第二锁存电路840中的一个。第二激活电路可以联接到第二公共节点cn12、第四公共节点cn22和被提供有第二电源电压v2的节点802。当第一控制时钟信号ck被启用时，第二激活电路可以允许第二电流ilat从第二公共节点cn12流到被提供有第二电源电压v2的节点802。当第二控制时钟信号ckb被启用时，第二激活电路可以允许第二电流ilat从第四公共节点cn22流到被提供有第二电源电压v2的节点802。58.图9是示出了根据实施方式的时钟生成电路的操作的定时图。在下文中，将参照图8和图9描述时钟生成电路800的操作。当第一控制时钟信号ck和第二控制时钟信号ckb翻转时，时钟生成电路800可以生成第一时钟信号至第四时钟信号ick、qck、ickb和qckb。在时间点t1，由于第一控制时钟信号ck可以保持固定为具有逻辑低电平，并且第二控制时钟信号ckb可以保持固定为具有逻辑高电平，因此时钟生成电路800可以保持停用。此时，可能没有限定第一时钟信号至第四时钟信号ick、qck、ickb和qckb的电压电平。可以启用复位信号rst以用于设置第一时钟信号至第四时钟信号ick、qck、ickb和qckb的初始电压电平。在时间点t2，当复位信号rst被启用时，可以将第一时钟信号ick和第二时钟信号qck设置为具有逻辑低电平，并且可以将第三时钟信号ickb和第四时钟信号qckb设置为具有逻辑高电平。当第一控制时钟信号ck和第二控制时钟信号ckb开始翻转时，时钟生成电路800可以与第一控制时钟信号ck和第二控制时钟信号ckb同步地生成第一时钟信号至第四时钟信号ick、qck、ickb和qckb。在时间点t3，当第一控制时钟信号ck转变为逻辑高电平并且第二控制时钟信号ckb转变为逻辑低电平时，第一锁存电路820和第二放大电路830可以被激活。第一锁存电路820可以将第二时钟信号qck维持在逻辑低电平，并且可以将第四时钟信号qckb维持在逻辑高电平。第二放大电路830可以基于逻辑高电平的第四时钟信号qckb使第三时钟信号ickb转变为逻辑低电平。第二放大电路830可以基于逻辑低电平的第二时钟信号qck使第一时钟信号ick转变为逻辑高电平。在时间点t4，当第一控制时钟信号ck转变为逻辑低电平并且第二控制时钟信号ckb转变为逻辑高电平时，第一放大电路810和第二锁存电路840可以被激活，并且第一锁存电路820和第二放大电路830可以被停用。第一放大电路810可以基于逻辑高电平的第一时钟信号ick使第四时钟信号qckb转变为逻辑低电平。第一放大电路810可以基于逻辑低电平的第三时钟信号ickb使第二时钟信号qck转变为逻辑高电平。第二锁存电路840可以将第一时钟信号ick维持在逻辑高电平，并且可以将第三时钟信号ickb维持在逻辑低电平。在时间点t5，当第一控制时钟信号ck转变回逻辑高电平并且第二控制时钟信号ckb转变回逻辑低电平时，第一锁存电路820和第二放大电路830可以被激活，并且第一放大电路810和第二锁存电路840可以被停用。第一锁存电路820可以将第二时钟信号qck维持在逻辑高电平，并且可以将第四时钟信号qckb维持在逻辑低电平。第二放大电路830可以基于逻辑低电平的第四时钟信号qckb使第三时钟信号ickb转变为逻辑高电平。第二放大电路830可以基于逻辑高电平的第二时钟信号qck使第一时钟信号ick转变为逻辑低电平。之后，每当第一控制时钟信号ck和第二控制时钟信号ckb翻转时，一对第一放大电路810和第二锁存电路840以及一对第二放大电路830和第一锁存电路820可以交替操作以生成频率低于第一控制时钟信号ck和第二控制时钟信号ckb的第一时钟信号至第四时钟信号ick、qck、ickb和qckb。因此，时钟生成电路800可以用作分频电路，该分频电路被配置为对第一控制时钟信号ck和第二控制时钟信号ckb的频率进行分频以生成第一时钟信号至第四时钟信号ick、qck、ickb和qckb。59.图10是示出了从根据实施方式的时钟生成电路生成的输出信号和从传统时钟生成电路生成的输出信号的波形的定时图。在具有第一时钟锁存电路和第二时钟锁存电路的传统时钟生成电路中，放大电路和锁存电路在第一时钟锁存电路内共同联接到一个电流源，并且另一放大电路和另一锁存电路在第二时钟锁存电路内共同联接到另一个电流源。当两个电流源之间发生不匹配(mismatch)时，从第一时钟锁存电路输出的第二时钟信号qckp和第四时钟信号qckbp的摆动范围与从第二时钟锁存电路输出的第一时钟信号ickp和第三时钟信号ickbp的摆动范围之间出现电压差“δv1”，并且在一对第一时钟信号ickp和第三时钟信号ickbp与一对第二时钟信号qckp和第四时钟信号qckbp之间发生偏斜(skew)。当两个电流源之间的不匹配从5％增大到10％时，第二时钟信号qckp和第四时钟信号qckbp以及第一时钟信号ickp和第三时钟信号ickbp的摆动范围之间的电压差从“δv1”增大到“δv2”，并且一对第一时钟信号ickp和第三时钟信号ickbp与一对第二时钟信号qckp和第四时钟信号qckbp之间的偏斜变得更大。但是，根据实施方式，在时钟生成电路800内，第一放大电路810和第二放大电路830可以共同联接到第一电流源850，并且第一锁存电路820和第二锁存电路840可以共同联接到第二电流源860。因此，即使在第一电流源850和第二电流源860之间发生不匹配时，第二时钟信号qck和第四时钟信号qckb的摆动范围可以与第一时钟信号ick和第三时钟信号ickb的摆动范围相同。即使当在第一电流源850和第二电流源860之间发生不匹配时，时钟生成电路800也可以防止第一时钟信号至第四时钟信号ick、qck、ickb和qckb之间的偏斜。60.图11是示出根据实施方式的半导体系统10的配置的图。参照图11，半导体系统10可以包括第一半导体设备1110和第二半导体设备1120。第一半导体设备1110可以被配置为提供第二半导体设备1120操作所需的各种控制信号。第一半导体设备1110可以是控制第二半导体设备1120的主装置。例如，第一半导体设备1110可以是诸如中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)、数字信号处理器、应用处理器(ap)和存储器控制器的主机装置。第二半导体设备1120可以是被配置为在第一半导体设备1110的控制下执行各种操作的从装置。例如，第二半导体设备1120可以是存储器装置，并且存储器装置可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态随机存取存储器(静态ram：sram)、动态ram(dram)和同步dram(sdram)。非易失性存储器可以包括只读存储器(rom)、可编程rom(prom)、电可擦除可编程rom(eeprom)、电可编程rom(eprom)、闪存存储器、相变ram(pram)、磁性ram(mram)、电阻ram(rram)和铁电ram(fram)等。61.第二半导体设备1120可以通过多条总线联接到第一半导体设备1110。多条总线可以是信号发送路径、用于传送信号的链路或信道。多条总线可以包括时钟总线1101和数据总线1102。时钟总线1101可以是单向总线，并且数据总线1102可以是双向总线。第二半导体设备1120可以通过时钟总线1101联接到第一半导体设备1110。第二半导体设备1120可以通过时钟总线1101接收时钟信号clk。时钟信号clk可以包括一个或更多个时钟信号对。第二半导体设备1120可以通过数据总线1102联接到第一半导体设备1110。第二半导体设备1120可以通过数据总线1102从第一半导体设备1110接收数据dq。第二半导体设备1120可以通过数据总线1102将数据dq提供给第一半导体设备1110。尽管未示出，但是半导体系统10可以进一步包括命令总线和地址总线。第二半导体设备1120可以通过命令总线和地址总线联接到第一半导体设备1110。命令总线和地址总线中的每一个可以是单向总线。第一半导体设备1110可以通过命令总线向第二半导体设备1120提供命令信号。第一半导体设备1110可以通过地址总线向第二半导体设备1120提供地址信号。62.第一半导体设备1110可以包括时钟发送器(tx)1111、数据发送器(tx)1113、数据接收器(rx)1114、串行器1115和并行器1116。时钟发送器1111可以联接到时钟总线1101。时钟发送器1111可以将从第一半导体设备1110生成的时钟信号clk输出到时钟总线1101。第一半导体设备1110可以包括诸如锁相环电路(未示出)的时钟生成电路，以生成时钟信号clk。第一半导体设备1110和第二半导体设备1120可以执行串行数据通信。串行器1115可以对第一半导体设备1110的内部数据db进行串行化(serialize)。数据发送器1113可以通过数据总线1102将经串行化的数据作为数据dq输出。数据接收器1114可以通过数据总线1102接收从第二半导体设备1120提供的数据dq。并行器1116可以对通过数据接收器1114接收的数据dq进行并行化(parallelize)，以生成第一半导体设备1110的内部数据db。63.第二半导体设备1120可以包括时钟接收器(rx)1122、时钟生成电路1127、数据发送器(tx)1123、数据接收器(rx)1124、串行器1125和并行器1126。时钟接收器1122可以联接到时钟总线1101。时钟接收器1122可以通过时钟总线1101接收从第一半导体设备1110提供的时钟信号clk。时钟生成电路1127可以通过时钟接收器1122接收时钟信号clk以生成多个内部时钟信号inclk。时钟生成电路1127可以对时钟信号clk的频率进行分频以生成多个内部时钟信号inclk。根据一个实施方式，多个内部时钟信号inclk可以具有比时钟信号clk低的频率。例如，时钟信号clk的频率可以是多个内部时钟信号inclk的频率的两倍，并且多个内部时钟信号inclk的周期可以是时钟信号clk的周期的两倍。可以将图5所示的时钟生成电路用作时钟生成电路1127。图5所示的第一时钟信号至第四时钟信号可以对应于多个内部时钟信号inclk。64.与时钟信号clk同步，第二半导体设备1120可以接收从第一半导体设备1110提供的数据dq，并且可以将数据dq提供给第一半导体设备1110。与时钟信号clk同步，第二半导体设备1120可以接收和/或采样通过数据总线1102提供的数据dq。第二半导体设备1120可以利用通过时钟信号clk的划分而生成的多个内部时钟信号inclk，以便于充分确保用于接收和/或采样数据dq的定时余量(timingmargin)。以类似的方式，第二半导体设备1120可以与时钟信号clk同步地将数据dq提供给第一半导体设备1110。第二半导体设备1120可以利用通过时钟信号clk的划分而生成的多个内部时钟信号inclk，以便于充分确保用于提供数据dq的定时余量。串行器1125可以对第二半导体设备1120的内部数据db进行串行化。串行器1125可以与多个内部时钟信号inclk同步地对第二半导体设备1120的内部数据db进行串行化。数据发送器1123可以通过数据总线1102输出经串行化的数据作为数据dq。数据接收器1124可以通过数据总线1102接收从第一半导体设备1110提供的数据dq。并行器1126可以对通过数据接收器1124接收的数据dq进行并行化。与多个内部时钟信号inclk同步，并行器1126可以对通过数据接收器1124接收的数据dq进行并行化，以生成第二半导体设备1120的内部数据db。65.尽管上面已经描述了某些实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例性的。因此，不应基于所描述的实施方式来限制时钟锁存电路和使用时钟锁存电路的时钟生成电路。相反，仅结合以上描述和附图根据所附权利要求书来限制本文所述的时钟锁存电路和使用时钟锁存电路的时钟生成电路。66.现有技术交叉引用67.本技术要求于2020年5月15日在韩国知识产权局提交的韩国专利申请第10‑2020‑0058177号的优先权，其全部内容通过引用整体结合于此，如同在此完全阐述。当前第1页12当前第1页12
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：：2.电子装置包括许多电子元件，并且计算机系统包括许多半导体设备，每个半导体设备包括半导体。配置计算机系统的半导体设备可以通过接收和发送数据以及时钟信号来彼此进行通信。半导体设备可以包括时钟锁存电路，以便于放大输入信号并锁存放大后的信号。与时钟信号同步，时钟锁存电路可以放大输入信号以生成输出信号，并且可以维持输出信号的电压电平。例如，当时钟信号具有逻辑高电平时，时钟锁存电路可以放大输入信号以改变输出信号的电压电平。例如，当时钟信号具有逻辑低电平时，时钟锁存电路可以维持输出信号的电压电平。3.随着计算机系统的操作速度的增大，时钟信号的频率增大，并且时钟信号的幅度(amplitude)变小。同样，输入信号的摆动宽度(swingwidth)变小。当输入信号和时钟信号的幅度变小时，应调整时钟锁存电路内晶体管的尺寸，以使时钟锁存电路精确地放大输入信号。然而，当调整晶体管的尺寸时，可能存在时钟锁存电路的工作频率范围受到限制的风险。技术实现要素：4.在一个实施方式中，时钟锁存电路可以包括放大电路、锁存电路、第一电流源和第二电流源。放大电路可以联接到第一输出节点、第二输出节点和第一节点。放大电路可以基于时钟信号、第一输入信号和第二输入信号来改变第一输出节点和第二输出节点的电压电平。第一输出节点和第二输出节点可以联接到被提供有第一电源电压的节点。锁存电路可以联接到第一输出节点、第二输出节点和第二节点。锁存电路可以基于时钟信号的互补信号来维持第一输出节点和第二输出节点的电压电平。第一电流源可以输出第一电流以使第一电流从第一节点流到被提供有第二电源电压的节点。第二电流源可以输出第二电流以使第二电流从第二节点流到被提供有第二电源电压的节点。第二电流可以不同于第一电流。5.在一个实施方式中，时钟锁存电路可以包括放大电路、锁存电路、第一激活电路和第二激活电路。放大电路可以联接在第一公共节点和被提供有第一电源电压的节点之间。放大电路可以基于第一输入信号和第二输入信号来改变第一输出节点和第二输出节点的电压电平。锁存电路可以联接在第二公共节点与被提供有第一电源电压的节点之间。锁存电路可以基于第一输出节点和第二输出节点的电压电平来维持第一输出节点和第二输出节点的电压电平。第一激活电路可以基于时钟信号输出第一电流以使第一电流从第一公共节点流到被提供有第二电源电压的节点。第二激活电路可以基于时钟信号输出第二电流以使第二电流从第二公共节点流到被提供有第二电源电压的节点。第二电流可以不同于第一电流。6.在一个实施方式中，时钟生成电路可以包括第一放大电路、第一锁存电路、第二放大电路、第二锁存电路、第一电流源和第二电流源。第一放大电路可以联接在第一节点与被提供有第一电源电压的节点之间。第一放大电路可以基于第一控制时钟信号、第一时钟信号和第三时钟信号通过第一输出节点和第二输出节点输出第二时钟信号和第四时钟信号。第一锁存电路可以联接在第二节点与被提供有第一电源电压的节点之间。第一锁存电路可以基于第二控制时钟信号来维持第一输出节点和第二输出节点的电压电平。第二放大电路可以联接在第一节点和被提供有第一电源电压的节点之间。第二放大电路可以基于第二控制时钟信号、第二时钟信号和第四时钟信号通过第三输出节点和第四输出节点输出第一时钟信号和第三时钟信号。第二锁存电路可以联接在第二节点和被提供有第一电源电压的节点之间。第二锁存电路可以基于第一控制时钟信号来维持第三输出节点和第四输出节点的电压电平。第一电流源可以输出第一电流以使第一电流从第一节点流到被提供有第二电源电压的节点。第二电流源可以输出第二电流以使第二电流从第二节点流到被提供有第二电源电压的节点。第二电流可以不同于第一电流。7.在一种实施方式中，时钟生成电路可以包括第一放大电路、第一锁存电路、第二放大电路、第二锁存电路、第一激活电路和第二激活电路。第一放大电路可以联接在第一公共节点与被提供有第一电源电压的节点之间。第一放大电路可以基于第一时钟信号和第三时钟信号通过第一输出节点和第二输出节点输出第二时钟信号和第四时钟信号。第一锁存电路可以联接在第二公共节点和被提供有第一电源电压的节点之间。第一锁存电路可以维持第一输出节点和第二输出节点的电压电平。第二放大电路可以联接在第三公共节点与被提供有第一电源电压的节点之间。第二放大电路可以基于第二时钟信号和第四时钟信号通过第三输出节点和第四输出节点输出第一时钟信号和第三时钟信号。第二锁存电路可以联接在第四公共节点与被提供有第一电源电压的节点之间。第二锁存电路可以维持第三输出节点和第四输出节点的电压电平。第一激活电路可以基于第一控制时钟信号输出第一电流以使第一电流从第一公共节点流到被提供有第二电源电压的节点，并且可以基于第二控制时钟信号输出第一电流以使第一电流从第三公共节点流到被提供有第二电源电压的节点。第二激活电路可以基于第二控制时钟信号输出第二电流以使第二电流从第二公共节点流到被提供有第二电源电压的节点，并且可以基于第一控制时钟信号输出第二电流以使第二电流从第四公共节点流到被提供有第二电源电压的节点。附图说明8.图1是示出根据实施方式的时钟锁存电路的配置的图。9.图2是示出根据实施方式的时钟锁存电路的配置的图。10.图3a和图3b是示出根据实施方式的复位电路的配置的图。11.图4是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。12.图5是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。13.图6是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。14.图7是示出根据实施方式的时钟生成电路的配置的图。15.图8是示出根据实施方式的时钟生成电路的配置的图。16.图9是示出了根据实施方式的时钟生成电路的操作的定时图。17.图10是示出了从根据实施方式的时钟生成电路生成的输出信号和从传统时钟生成电路生成的输出信号的波形的定时图。18.图11是示出根据实施方式的半导体系统的配置的图。具体实施方式19.下面参照附图描述所公开技术的各种示例和实施方式。20.将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件和另一个元件。因此，在一些实施方式中的第一元件可以在其他实施方式中被称为第二元件，而不背离本公开的教导。21.此外，将理解的是，当一个元件被称为“连接”或“联接”到另一元件时，其可以直接连接或联接到该另一元件，或者可以存在中间元件。相对的，当一个元件被称为“直接连接”或“直接联接”到另一元件时，则不存在中间元件。22.图1是示出根据实施方式的时钟锁存电路100的配置的图。参照图1，时钟锁存电路100可以接收时钟信号clk、第一输入信号in1和第二输入信号in2以生成第一输出信号out和第二输出信号outb。时钟锁存电路100可以基于时钟信号clk依次执行放大操作和锁存操作。基于时钟信号clk，时钟锁存电路100可以差分(differentially)放大第一输入信号in1和第二输入信号in2，以改变第一输出信号out和第二输出信号outb的电压电平。基于时钟信号clk的互补信号(complementarysignal)clkb，时钟锁存电路100可以维持第一输出信号out和第二输出信号outb的电压电平。在一个实施方式中，第一输入信号in1和第二输入信号in2可以是一对差分信号。第二输入信号in2可以是具有第一输入信号in1的互补电压电平的互补信号。在一个实施方式中，第一输入信号in1可以是单端信号(single‑endedsignal)，并且第二输入信号in2可以具有参考电压。参考电压可以具有对应于第一输入信号in1的摆动范围的中间的电压电平。23.时钟锁存电路100可以包括放大电路110、锁存电路120、第一电流源130和第二电流源140。基于第一输入信号in1和第二输入信号in2，放大电路110可以改变第一输出信号out和第二输出信号outb的电压电平。基于第一输入信号in1，放大电路110可以改变第二输出信号outb的电压电平。基于第二输入信号in2，放大电路110可以改变第一输出信号out的电压电平。放大电路110可以联接到第一输出节点on1、第二输出节点on2和第一节点n1。第一输出节点on1和第二输出节点on2可以是被提供有第一电源电压v1的节点101。第一输出信号out可以从第一输出节点on1输出，并且第二输出信号outb可以从第二输出节点on2输出。可以基于时钟信号clk来激活放大电路110。与时钟信号clk同步，放大电路110可以放大第一输入信号in1和第二输入信号in2以改变第一输出节点on1和第二输出节点on2的电压电平。当时钟信号clk具有逻辑高电平时，放大电路110可以基于第一输入信号in1的电压电平来改变第二输出节点on2的电压电平，并且可以基于第二输入信号in2的电压电平来改变第一输出节点on1的电压电平。当时钟信号clk具有逻辑低电平时，放大电路110可以被停用。24.时钟锁存电路100还可以包括第一负载电阻器r1和第二负载电阻器r2。第二输出节点on2可以通过第一负载电阻器r1联接到被提供有第一电源电压v1的节点101。第一输出节点on1可以通过第二负载电阻器r2联接到被提供有第一电源电压v1的节点101。第一负载电阻器r1和第二负载电阻器r2可以具有相同的电阻值。在一个实施方式中，第二负载电阻器r2可以具有与第一负载电阻器r1不同的电阻值。25.可以基于时钟信号clk的互补信号clkb来激活锁存电路120。与时钟信号clk的互补信号clkb同步，锁存电路120可以维持第一输出信号out和第二输出信号outb的电压电平。当时钟信号clk的互补信号clkb具有逻辑高电平时，锁存电路120可以维持第一输出信号out和第二输出信号outb的电压电平。锁存电路120可以基于第一输出信号out的电压电平来维持第二输出信号outb的电压电平。锁存电路120可以基于第二输出信号outb的电压电平来维持第一输出信号out的电压电平。锁存电路120可以联接到第一输出节点on1、第二输出节点on2和第二节点n2。与时钟信号clk的互补信号clkb同步，锁存电路120可以维持第一输出节点on1和第二输出节点on2的电压电平。锁存电路120可以基于第一输出节点on1的电压电平来维持第二输出节点on2的电压电平。锁存电路120可以基于第二输出节点on2的电压电平来维持第一输出节点on1的电压电平。26.第一电流源130可以允许第一电流isen从放大电路110流出，以便于激活放大电路110。第一电流源130可以允许第一电流isen流过第一节点n1。第一电流源130可以联接在第一节点n1和被提供有第二电源电压v2的节点102之间。第一电流源130可以允许第一电流isen从第一节点n1流到被提供有第二电源电压v2的节点102。第二电源电压v2可以具有比第一电源电压v1低的电压电平。27.第二电流源140可以允许第二电流ilat从锁存电路120流出，以便于激活锁存电路120。第二电流源140可以允许第二电流ilat流过第二节点n2。第二电流源140可以联接在第二节点n2和被提供有第二电源电压v2的节点102之间。第二电流源140可以允许第二电流ilat从第二节点n2流到被提供有第二电源电压v2的节点102。第二电流ilat可以不同于第一电流isen。在一个实施方式中，第二电流ilat可以大于第一电流isen。28.第一电流源130可以进一步接收第一电流控制信号con1。第一电流源130可以是被配置为基于第一电流控制信号con1来改变第一电流isen的量的可变电流源。第二电流源140可以进一步接收第二电流控制信号con2。第二电流源140可以是被配置为基于第二电流控制信号con2来改变第二电流ilat的量的可变电流源。第一电流控制信号con1和第二电流控制信号con2可以是各自具有多个位的数字编码信号(digitalcodesignal)。第一电流控制信号con1和第二电流控制信号con2可以是具有各种电压电平的模拟电压信号。29.放大电路110可以包括第一输入晶体管ti1、第二输入晶体管ti2和第一使能晶体管te1。第一输入晶体管ti1、第二输入晶体管ti2和第一使能晶体管te1中的每一个可以是n沟道mos晶体管。第一输入晶体管ti1可以基于第一输入信号in1将第二输出节点on2联接到第一公共节点cn1。第一输入晶体管ti1可以在其漏极和源极处分别联接到第二输出节点on2和第一公共节点cn1，并且可以在其栅极处接收第一输入信号in1。当第一输入信号in1具有逻辑高电平时，第一输入晶体管ti1可以将第二输出节点on2联接到第一公共节点cn1。当第一输入信号in1具有逻辑低电平时，第一输入晶体管ti1可以将第二输出节点on2与第一公共节点cn1电隔离。第二输入晶体管ti2可以基于第二输入信号in2将第一输出节点on1联接到第一公共节点cn1。第二输入晶体管ti2可以在其漏极和源极处分别联接到第一输出节点on1和第一公共节点cn1，并且可以在其栅极处接收第二输入信号in2。当第二输入信号in2具有逻辑高电平时，第二输入晶体管ti2可以将第一输出节点on1联接到第一公共节点cn1。当第二输入信号in2具有逻辑低电平时，第二输入晶体管ti2可以将第一输出节点on1与第一公共节点cn1电隔离。第一使能晶体管te1可以基于时钟信号clk将第一公共节点cn1联接到第一节点n1。第一使能晶体管te1可以在其漏极和源极处分别联接到第一公共节点cn1和第一节点n1，并且可以在其栅极处接收时钟信号clk。当时钟信号clk具有逻辑高电平时，第一使能晶体管te1可以将第一公共节点cn1联接到第一节点n1。当时钟信号clk具有逻辑低电平时，第一使能晶体管te1可以将第一公共节点cn1与第一节点n1电隔离。30.锁存电路120可以包括第一锁存晶体管tl1、第二锁存晶体管tl2和第二使能晶体管te2。第一锁存晶体管tl1、第二锁存晶体管tl2和第二使能晶体管te2中的每一个可以是n沟道mos晶体管。第一锁存晶体管tl1可以基于第一输出节点on1和/或第一输出信号out的电压电平将第二输出节点on2联接到第二公共节点cn2。第一锁存晶体管tl1可以在其漏极和源极处分别联接到第二输出节点on2和第二公共节点cn2，并且可以在其栅极处联接到第一输出节点on1以接收第一输出信号out。当第一输出节点on1和/或第一输出信号out的电压电平具有逻辑高电平时，第一锁存晶体管tl1可以将第二输出节点on2联接到第二公共节点cn2。当第一输出节点on1和/或第一输出信号out的电压电平具有逻辑低电平时，第一锁存晶体管tl1可以将第二输出节点on2与第二公共节点cn2电隔离。第二锁存晶体管tl2可以基于第二输出节点on2和/或第二输出信号outb的电压电平将第一输出节点on1联接到第二公共节点cn2。第二锁存晶体管tl2可以在其漏极和源极处分别联接到第一输出节点on1和第二公共节点cn2，并且可以在其栅极处联接到第二输出节点on2以接收第二输出信号outb。当第二输出节点on2和/或第二输出信号outb的电压电平具有逻辑高电平时，第二锁存晶体管tl2可以将第一输出节点on1联接到第二公共节点cn2。当第二输出节点on2和/或第二输出信号outb的电压电平具有逻辑低电平时，第二锁存晶体管tl2可以将第一输出节点on1与第二公共节点cn2电隔离。第二使能晶体管te2可以基于时钟信号clk的互补信号clkb将第二公共节点cn2联接到第二节点n2。第二使能晶体管te2可以在其漏极和源极处分别联接到第二公共节点cn2和第二节点n2，并且可以在其栅极处接收时钟信号clk的互补信号clkb。当时钟信号clk的互补信号clkb具有逻辑高电平时，第二使能晶体管te2可以将第二公共节点cn2联接到第二节点n2。当时钟信号clk的互补信号clkb具有逻辑低电平时，第二使能晶体管te2可以将第二公共节点cn2与第二节点n2电隔离。31.在一个实施方式中，放大电路110可以由第一输入晶体管ti1和第二输入晶体管ti2配置。第一使能晶体管te1和第一电流源130可以组合以配置第一激活电路。因此，放大电路110可以被修改为联接到第一输出节点on1、第二输出节点on2和第一公共节点cn1。第一激活电路可以基于时钟信号clk允许第一电流isen从第一公共节点cn1流到被提供有第二电源电压v2的节点102，以激活放大电路110。在一个实施方式中，锁存电路120可以由第一锁存晶体管tl1和第二锁存晶体管tl2配置。第二使能晶体管te2和第二电流源140可以组合以配置第二激活电路。因此，锁存电路120可以被修改为联接到第一输出节点on1、第二输出节点on2和第二公共节点cn2。第二激活电路可以基于时钟信号clk的互补信号clkb允许第二电流ilat从第二公共节点cn2流到被提供有第二电源电压v2的节点102，以激活锁存电路120。32.下面将描述根据一个实施方式的时钟锁存电路100的操作。假设第一输入信号in1具有逻辑高电平，并且第二输入信号in2具有逻辑低电平。当时钟信号clk具有逻辑高电平时，时钟信号clk的互补信号clkb可以具有逻辑低电平。因此，放大电路110可以被激活并且锁存电路120可以被停用。基于具有逻辑高电平的第一输入信号in1，放大电路110可以将第二输出节点on2联接到第一节点n1，并且可以将第二输出节点on2的电压电平改变为逻辑低电平。基于具有逻辑低电平的第二输入信号in2，放大电路110可以将第一输出节点on1与第一节点n1电隔离，并且第一输出节点on1的电压电平可以变为逻辑高电平。因此，可以从第一输出节点on1输出具有逻辑高电平的第一输出信号out，并且可以从第二输出节点on2输出具有逻辑低电平的第二输出信号outb。33.当时钟信号clk从逻辑高电平转变为逻辑低电平时，时钟信号clk的互补信号clkb可以从逻辑低电平转变为逻辑高电平。因此，放大电路110可以被停用，并且锁存电路120可以被激活。基于具有逻辑高电平的第一输出信号out，锁存电路120可以将第二输出节点on2联接到第二节点n2，并且可以将第二输出节点on2的电压电平保持在逻辑低电平。基于具有逻辑低电平的第二输出信号outb，锁存电路120可以将第一输出节点on1与第二节点n2电隔离，并且可以将第一输出节点on1的电压电平保持在逻辑高电平。因此，第一输出信号out可以在时钟信号clk的单个周期内具有逻辑高电平，并且第二输出信号outb可以在时钟信号clk的单个周期内具有逻辑低电平。当时钟信号clk从逻辑低电平转变为逻辑高电平时，放大电路110可以被激活。放大电路110可以基于第一输入信号in1和第二输入信号in2的逻辑电平来改变第一输出信号out和第二输出信号outb的电压电平。每当时钟信号clk翻转(toggle)时，放大电路110和锁存电路120可以交替地被激活，并且时钟锁存电路100可以交替地执行放大操作和锁存操作。34.图2是示出根据实施方式的时钟锁存电路200的配置的图。参照图2，时钟锁存电路200可以具有与图1所示的时钟锁存电路100相同的配置，并且还可以包括复位电路210。时钟锁存电路200和时钟锁存电路100之间的相同元件的附图标记未在图2中示出，并且省略了对相同元件的描述。复位电路210可以接收时钟信号clk、时钟信号clk的互补信号clkb和复位信号rst。复位电路210可以基于时钟信号clk、时钟信号clk的互补信号clkb和复位信号rst来改变第一输出节点on1和第二输出节点on2的电压电平。复位电路210可以改变第一输出节点on1和第二输出节点on2的电压电平以设置第一输出节点on1和第二输出节点on2的初始电压电平。当复位信号rst被启用时，复位电路210可以基于时钟信号clk来改变第二输出节点on2和/或第二输出信号outb的电压电平。当复位信号rst被启用时，复位电路210可以基于时钟信号clk的互补信号clkb来改变第一输出节点on1和/或第一输出信号out的电压电平。在第一输出节点on1的电压电平被设置为逻辑低电平的情况下，第二输出节点on2的电压电平被设置为逻辑高电平。在第一输出节点on1的电压电平被设置为逻辑高电平的情况下，第二输出节点on2的电压电平被设置为逻辑低电平。当时钟锁存电路200不工作时(即，当时钟信号clk不翻转时)，第一输出节点on1和第二输出节点on2的电压电平可能没有被限定。当时钟信号clk和时钟信号clk的互补信号clkb开始翻转，并且因此，时钟锁存电路200开始工作时，如果未限定第一输出节点on1和第二输出节点on2的电压电平，则时钟锁存电路200可能不会基于第一输入信号in1和第二输入信号in2的电压电平而精确地生成第一输出信号out和第二输出信号outb。例如，第一输出信号out和第二输出信号outb可能处于亚稳定(meta‑stable)状态，并且因此可能不在第一电源电压v1和第二电源电压v2的电压电平之间摆动，而是可能具有较小的摆动宽度。此外，在最坏的情况下，第一输出信号out和第二输出信号outb的电压电平可能对调。复位电路210可以基于时钟信号clk、时钟信号clk的互补信号clkb和复位信号rst来设置第一输出节点on1和第二输出节点on2的初始电压电平。当设置了第一输出节点on1和第二输出节点on2的初始电压电平时，即使在操作的初始阶段，时钟锁存电路200也可以精确地生成与第一输入信号in1和第二输入信号in2的逻辑电平相对应的第一输出信号out和第二输出信号outb。35.图3a和图3b是示出根据实施方式的复位电路的配置的图。图3a和图3b所示的复位电路300a和复位电路300b可以用作图2所示的复位电路210。参照图3a，复位电路300a可以包括第一晶体管t11、第二晶体管t12和第三晶体管t13。第一晶体管t11、第二晶体管t12和第三晶体管t13中的每一个可以是n沟道mos晶体管。第一晶体管t11可以在其源极处联接到被提供有第二电源电压v2的节点，并且可以在其栅极处接收复位信号rst。第二晶体管t12可以在其漏极处联接到第二输出节点on2，可以在其源极处联接到第一晶体管t11的漏极，并且可以在其栅极处接收时钟信号clk。第三晶体管t13可以在其漏极处联接到第一输出节点on1，可以在其源极处联接到第一晶体管t11的漏极，并且可以在其栅极处接收时钟信号clk的互补信号clkb。当复位信号rst被启用时，第一晶体管t11可以将第二晶体管t12和第三晶体管t13的源极联接到被提供有第二电源电压v2的节点102。当时钟信号clk具有逻辑高电平时，第二晶体管t12可以将第二输出节点on2联接到被提供有第二电源电压v2的节点102，以将第二输出信号outb的电压电平改变为逻辑低电平。当时钟信号clk的互补信号clkb具有逻辑高电平时，第三晶体管t13可以将第一输出节点on1联接到被提供有第二电源电压v2的节点102，以将第一输出信号out的电压电平改变为逻辑低电平。36.参照图3b，复位电路300b可以包括第一晶体管t21、第二晶体管t22、开关sw、第三晶体管t23和第四晶体管t24。第一至第四晶体管t21、t22、t23和t24中的每一个可以是n沟道mos晶体管。第一晶体管t21可以在其源极处联接到被提供有第二电源电压v2的节点102，并且可以在其栅极处接收复位信号rst。第二晶体管t22可以在其源极处联接到被提供有第二电源电压v2的节点102，并且可以在其栅极处接收复位信号rst。开关sw可以联接在第一晶体管t21和第二晶体管t22的漏极之间。开关sw可以基于复位信号rst将第一晶体管t21的漏极联接到第二晶体管t22的漏极。例如，当复位信号rst被启用时，开关sw可以将第一晶体管t21的漏极联接到第二晶体管t22的漏极。第三晶体管t23可以在其漏极处联接到第二输出节点on2，可以在其源极处联接到第一晶体管t21的漏极，并且可以在其栅极处接收时钟信号clk。第四晶体管t24可以在其漏极处联接到第一输出节点on1，可以在其源极处联接到第二晶体管t22的漏极，并且可以在其栅极处接收时钟信号clk的互补信号clkb。当复位信号rst被启用时，第一晶体管t21、第二晶体管t22和开关sw可以导通，并且第三晶体管t23和第四晶体管t24的源极可以联接到被提供有第二电源电压v2的节点102。当时钟信号clk具有逻辑高电平时，第三晶体管t23可以将第二输出节点on2联接到被提供有第二电源电压v2的节点102，以将第二输出信号outb的电压电平改变为逻辑低电平。当时钟信号clk的互补信号clkb具有逻辑高电平时，第四晶体管t24可以将第一输出节点on1联接到被提供有第二电源电压v2的节点102，以将第一输出信号out的电压电平改变为逻辑低电平。37.图4是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的定时图。参照图1、图2和图4，当时钟信号clk和时钟信号clk的互补信号clkb翻转时，可以从传统时钟锁存电路生成第一输出信号outp和第二输出信号outbp，并且可以从时钟锁存电路200生成第一输出信号out和第二输出信号outb。在传统时钟锁存电路内，第一电流isen和第二电流ilat可以彼此相同。第一电流isen和第二电流ilat的量可以是固定的。在时钟锁存电路200内，第一电流isen和第二电流ilat可以变化。第二电流ilat可以大于第一电流isen。当第二电流ilat大于第一电流isen时，可以增强锁存电路120的驱动性能(drivability)，并且因此，可以增大第一输出信号out和第二输出信号outb的摆动宽度。因此，从时钟锁存电路200输出的第一输出信号out和第二输出信号outb可以具有比从传统时钟锁存电路输出的第一输出信号outp和第二输出信号outbp更大的幅度和更大的摆动宽度。38.图5是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。参照图2和图5，传统时钟锁存电路不包括复位电路210，因此，当时钟信号clk和时钟信号clk的互补信号clkb不翻转时，第一输出信号outp和第二输出信号outbp的电压电平可能没有被限定。因此，当时钟信号clk的时钟信号clk和互补信号clkb开始翻转时，第一输出信号outp和第二输出信号outbp可能不会正常地摆动并且可能处于亚稳态。当没有正常生成第一输出信号outp和第二输出信号outbp时，传统时钟锁存电路的操作可靠性可能降低，并且可能会发生使用由传统时钟锁存电路生成的时钟信号的内部电路的故障。为了解决上述问题，根据实施方式，时钟锁存电路200可以包括复位电路210。当复位信号rst被启用时，复位电路210可以将第一输出信号out的电压电平设置为逻辑低电平，并且可以将第二输出信号outb的电压电平设置为逻辑高电平。因此，当时钟信号clk的时钟信号clk和互补信号clkb翻转时，第一输出信号out和第二输出信号outb可以在正常范围内摆动。即使当时钟信号clk的频率增大时，复位电路210也可以保持时钟锁存电路200的可靠性。39.图6是示出了从根据实施方式的时钟锁存电路生成的输出信号和从传统时钟锁存电路生成的输出信号的波形的定时图。参照图6，传统时钟锁存电路可能难以在宽频率范围内操作。常规地，为了使时钟锁存电路基于具有高频率的时钟信号进行操作，应当减小配置锁存电路的晶体管的尺寸。当晶体管的尺寸减小时，对具有高频率的时钟信号的响应可能是良好的，但是可能无法基于具有低频率的时钟信号执行足够的放大操作和锁存操作。相反，当增大配置锁存电路的晶体管的尺寸时，对具有低频率时钟信号的响应可能是良好的，但是可能无法基于具有高频率的时钟信号执行足够的放大操作和锁存操作。具有由尺寸减小的晶体管配置以用于对具有高频率的时钟信号有良好的响应的锁存电路的传统时钟锁存电路可能无法基于具有低频率的时钟信号clk和时钟信号clk的互补信号clkb而将第一输出信号outp和第二输出信号outbp的电压电平改变为与输入信号相对应的电压电平或者充分保持第一输出信号outp和第二输出信号outbp的电压电平。根据一个实施方式，时钟锁存电路200可以改变用于激活锁存电路120的第二电流ilat的量，而不改变配置锁存电路120的晶体管的尺寸。当不同地改变第二电流ilat而不改变配置锁存电路120的晶体管的尺寸时，即使时钟锁存电路200接收到具有低频率以及高频率的时钟信号clk，时钟锁存电路200也可以生成在充足的范围内摆动的第一输出信号out和第二输出信号outb。因此，时钟锁存电路200可以比传统时钟锁存电路在更宽的频率范围内操作，因此可以在各种系统中使用。此外，由于复位电路210被配置为基于复位信号rst来设置第一输出信号out和第二输出信号outb的初始电压电平，所以可以提高时钟锁存电路200的可靠性和操作频率范围。40.图7是示出根据实施方式的时钟生成电路700的配置的图。参照图7，时钟生成电路700可以包括第一时钟锁存电路710和第二时钟锁存电路720。第一时钟锁存电路710和第二时钟锁存电路720中的每一个可以接收第一控制时钟信号ck和第二控制时钟信号ckb。第一时钟锁存电路710和第二时钟锁存电路720可以分别与第一控制时钟信号ck和第二控制时钟信号ckb同步地操作。第一时钟锁存电路710可以接收第一时钟信号ick和第三时钟信号ickb，以输出第二时钟信号qck和第四时钟信号qckb。第一时钟锁存电路710可以差分地放大第一时钟信号ick和第三时钟信号ickb，以改变第二时钟信号qck和第四时钟信号qckb的电压电平，并且可以锁存第二时钟信号qck和第四时钟信号qckb的电压电平。例如，当第二控制时钟信号ckb被启用时，第一时钟锁存电路710可以差分放大第一时钟信号ick和第三时钟信号ickb以改变第二时钟信号qck和第四时钟信号qckb的电压电平。当第一控制时钟信号ck被启用时，第一时钟锁存电路710可以锁存第二时钟信号qck和第四时钟信号qckb的电压电平。第二控制时钟信号ckb可以是第一控制时钟信号ck的互补信号。第一控制时钟信号ck和第二控制时钟信号ckb的逻辑高电平部分可以不彼此交叠。第一时钟锁存电路710可以在第二控制时钟信号ckb的逻辑高电平部分期间差分放大第一时钟信号ick和第三时钟信号ickb，以生成第二时钟信号qck和第四时钟信号qckb。第一时钟锁存电路710可以在第一控制时钟信号ck的逻辑高电平部分期间维持第二时钟信号qck和第四时钟信号qckb的电压电平。41.第二时钟锁存电路720可以接收第二时钟信号qck和第四时钟信号qckb以输出第一时钟信号ick和第三时钟信号ickb。第二时钟锁存电路720可以差分放大第二时钟信号qck和第四时钟信号qckb以改变第一时钟信号ick和第三时钟信号ickb的电压电平，并且可以锁存第一时钟信号ick和第三时钟信号ickb的电压电平。例如，第二时钟锁存电路720可以执行与第一时钟锁存电路710相反的操作。当第一控制时钟信号ck被启用时，第二时钟锁存电路720可以差分放大第二时钟信号qck和第四时钟信号qckb，以改变第一时钟信号ick和第三时钟信号ickb的电压电平。当第二控制时钟信号ckb被启用时，第二时钟锁存电路720可以锁存第一时钟信号ick和第三时钟信号ickb的电压电平。第二时钟锁存电路720可以在第一控制时钟信号ck的逻辑高电平部分期间差分放大第二时钟信号qck和第四时钟信号qckb以改变第一时钟信号ick和第三时钟信号ickb的电压电平。第二时钟锁存电路720可以在第二控制时钟信号ckb的逻辑高电平部分期间维持第一时钟信号ick的电压电平和第三时钟信号ickb的电压电平。42.第一时钟信号至第四时钟信号ick、qck、ickb和qckb的频率可以是第一控制时钟信号ck和第二控制时钟信号ckb的频率的一半。第一时钟信号至第四时钟信号ick、qck、ickb和qckb的周期可以是第一控制时钟信号ck和第二控制时钟信号ckb的周期的两倍。因此，时钟生成电路700可以用作分频电路(frequencydividingcircuit)。第二时钟信号qck可以相对于第一时钟信号ick具有90度的滞后相位(laggingphase)。第三时钟信号ickb可以相对于第二时钟信号qck具有90度的滞后相位。第四时钟信号qckb可以相对于第三时钟信号ickb具有90度的滞后相位。第一时钟信号ick可以相对于第四时钟信号qckb具有90度的滞后相位。第一时钟锁存电路710和第二时钟锁存电路720可以配置其中第一时钟锁存电路710和第二时钟锁存电路720的输入/输出节点彼此联接的链结构(chainstructure)，以在第一控制时钟信号ck和第二控制时钟信号ckb被提供期间持续生成以第一控制时钟信号ck和第二控制时钟信号ckb的一半频率和/或两倍周期翻转的第一时钟信号至第四时钟信号ick、ickb、qck和qckb。图1和图2所示的时钟锁存电路100和时钟锁存电路200可以用作第一时钟锁存电路710和第二时钟锁存电路720。43.第一时钟锁存电路710和第二时钟锁存电路720中的每一个还可以接收复位信号rst。第一时钟锁存电路710可以基于第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst来改变第二时钟信号qck和第四时钟信号qckb的电压电平。当复位信号rst被启用时，第一时钟锁存电路710可以基于第一控制时钟信号ck和第二控制时钟信号ckb的逻辑电平来设置第二时钟信号qck和第四时钟信号qckb的初始电压电平。第二时钟锁存电路720可以基于第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst来改变第一时钟信号ick和第三时钟信号ickb的电压电平。当复位信号rst被启用时，第二时钟锁存电路720可以基于第一控制时钟信号ck和第二控制时钟信号ckb的逻辑电平来设置第一时钟信号ick和第三时钟信号ickb的初始电压电平。44.第一时钟锁存电路710和第二时钟锁存电路720中的每一个还可以接收第一电流控制信号con1和第二电流控制信号con2。第一电流控制信号con1可以改变第一时钟锁存电路710内的被配置为激活放大电路的电流源的电流量，该放大电路被配置为对第一时钟信号ick和第三时钟信号ickb进行差分放大。第一电流控制信号con1可以改变第二时钟锁存电路720内的被配置为激活放大电路的电流源的电流量，该放大电路被配置为对第二时钟信号qck和第四时钟信号qckb进行差分放大。第二电流控制信号con2可以改变第一时钟锁存电路710内的被配置为激活锁存电路的电流源的电流量，该锁存电路被配置为锁存第二时钟信号qck和第四时钟信号qckb的电压电平。第二电流控制信号con2可以改变第二时钟锁存电路720内的被配置为激活锁存电路的电流源的电流量，该锁存电路被配置为锁存第一时钟信号ick和第三时钟信号ickb的电压电平。45.图8是示出根据实施方式的时钟生成电路800的配置的图。参照图8，时钟生成电路800可以包括第一放大电路810、第一锁存电路820、第二放大电路830、第二锁存电路840、第一电流源850和第二电流源860。第一放大电路810和第二放大电路830可以共同联接到第一电流源850。第一锁存电路820和第二锁存电路840可以共同联接到第二电流源860。可以基于第二控制时钟信号ckb来激活第一放大电路810。与第二控制时钟信号ckb同步，第一放大电路810可以差分放大第一时钟信号ick和第三时钟信号ickb，以生成第二时钟信号qck和第四时钟信号qckb。第一放大电路810可以联接到第一输出节点on11、第二输出节点on12和第一节点n11。第一输出节点on11和第二输出节点on12可以联接到被提供有第一电源电压v1的节点801。可以从第一输出节点on11输出第二时钟信号qck，并且可以从第二输出节点on12输出第四时钟信号qckb。第二输出节点on12可以通过第一负载电阻器r11联接到被提供有第一电源电压v1的节点801。第一输出节点on11可以通过第二负载电阻器r12联接到被提供有第一电源电压v1的节点801。第一负载电阻器r11和第二负载电阻器r12可以具有相同的电阻值。在一个实施方式中，第二负载电阻器r12可以具有与第一负载电阻器r11不同的电阻值。当第二控制时钟信号ckb被启用时，第一放大电路810可以基于第一时钟信号ick和第三时钟信号ickb来改变第一输出节点on11和第二输出节点on12的电压电平。第一放大电路810可以基于第一时钟信号ick来改变第四时钟信号qckb和/或第二输出节点on12的电压电平。第一放大电路810可以基于第三时钟信号ickb来改变第一输出节点on11和/或第二时钟信号qck的电压电平。46.可以基于第一控制时钟信号ck来激活第一锁存电路820。第一锁存电路820可以基于第一控制时钟信号ck来维持第一输出节点on11和第二输出节点on12的电压电平。第一锁存电路820可以联接到第一输出节点on11、第二输出节点on12和第二节点n12。当第一控制时钟信号ck被启用时，第一锁存电路820可以锁存第一输出节点on11和第二输出节点on12的电压电平。第一锁存电路820可以基于第二输出节点on12和/或第四时钟信号qckb的电压电平来维持第一输出节点on11和/或第二时钟信号qck的电压电平。第一锁存电路820可以基于第一输出节点on11和/或第二时钟信号qck的电压电平来维持第二输出节点on12和/或第四时钟信号qckb的电压电平。47.可以基于第一控制时钟信号ck来激活第二放大电路830。与第一控制时钟信号ck同步，第二放大电路830可以差分放大第二时钟信号qck和第四时钟信号qckb，以生成第一时钟信号ick和第三时钟信号ickb。第二放大电路830可以联接到第三输出节点on21、第四输出节点on22和第一节点n11。第三输出节点on21和第四输出节点on22可以联接到被提供有第一电源电压v1的节点801。可以从第三输出节点on21输出第一时钟信号ick，并且可以从第四输出节点on22输出第三时钟信号ickb。第四输出节点on22可以通过第三负载电阻器r21联接到被提供有第一电源电压v1的节点801。第三输出节点on21可以通过第四负载电阻器r22联接到被提供有第一电源电压v1的节点801。第三负载电阻器r21和第四负载电阻器r22可以具有相同的电阻值。在一个实施方式中，第四负载电阻器r22可以具有与第三负载电阻器r21不同的电阻值。第三负载电阻器r21和第四负载电阻器r22的电阻值可以分别与第一负载电阻器r11和第二负载电阻器r12相同。在一个实施方式中，第三负载电阻器r21和第四负载电阻器r22可以具有与第一负载电阻器r11和第二负载电阻器r12不同的电阻值。当第一控制时钟信号ck被启用时，第二放大电路830可以基于第二时钟信号qck和第四时钟信号qckb来改变第三输出节点on21和第四输出节点on22的电压电平。第二放大电路830可以基于第四时钟信号qckb来改变第四输出节点on22和/或第三时钟信号ickb的电压电平。第二放大电路830可以基于第二时钟信号qck来改变第三输出节点on21和/或第一时钟信号ick的电压电平。48.可以基于第二控制时钟信号ckb来激活第二锁存电路840。第二锁存电路840可以基于第二控制时钟信号ckb来维持第三输出节点on21和第四输出节点on22的电压电平。第二锁存电路840可以联接到第三输出节点on21、第四输出节点on22和第二节点n12。当第二控制时钟信号ckb被启用时，第二锁存电路840可以锁存第三输出节点on21和第四输出节点on22的电压电平。第二锁存电路840可以基于第四输出节点on22和/或第三时钟信号ickb的电压电平来维持第三输出节点on21和/或第一时钟信号ick的电压电平。第二锁存电路840可以基于第三输出节点on21和/或第一时钟信号ick的电压电平来维持第四输出节点on22和/或第三时钟信号ickb的电压电平。49.第一电流源850可以允许第一电流isen流过第一节点n11。第一电流源850可以联接在第一节点n11和被提供有第二电源电压v2的节点802之间。第一电流源850可以允许第一电流isen从第一节点n11流到被提供有第二电源电压v2的节点802。第一电流源850可以进一步接收第一电流控制信号con1。第一电流源850可以基于第一电流控制信号con1来不同地改变第一电流isen的量。50.第二电流源860可以允许第二电流ilat流过第二节点n12。第二电流源860可以联接在第二节点n12和被提供有第二电源电压v2的节点802之间。第二电流源860可以允许第二电流ilat从第二节点n12流到被提供有第二电源电压v2的节点102。第二电流ilat可以不同于第一电流isen。在一个实施方式中，第二电流ilat可以大于第一电流isen。第二电流源860可以进一步接收第二电流控制信号con2。第二电流源860可以基于第二电流控制信号con2来不同地改变第二电流ilat的量。51.时钟生成电路800可以进一步包括第一复位电路870和第二复位电路880。第一复位电路870可以联接在第一输出节点on11和第二输出节点on12之间。第一复位电路870可以接收第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst。第一复位电路870可以基于第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst来改变第一输出节点on11和第二输出节点on12的电压电平。当复位信号rst被启用时，第一复位电路870可以设置第一输出节点on11和第二输出节点on12的初始电压电平。第二复位电路880可以联接在第三输出节点on21和第四输出节点on22之间。第二复位电路880可以接收第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst。第二复位电路880可以基于第一控制时钟信号ck、第二控制时钟信号ckb和复位信号rst来改变第三输出节点on21和第四输出节点on22的电压电平。当复位信号rst被启用时，第二复位电路880可以设置第三输出节点on21和第四输出节点on22的初始电压电平。第一复位电路870和第二复位电路880中的每一个可以包括图3a和图3b所示的复位电路300a和复位电路300b中的至少一个。52.第一放大电路810可以包括第一输入晶体管ti11、第二输入晶体管ti12和第一使能晶体管te11。第一输入晶体管ti11、第二输入晶体管ti12和第一使能晶体管te11中的每一个可以是n沟道mos晶体管。第一输入晶体管ti11可以在其漏极和源极处分别联接到第二输出节点on12和第一公共节点cn11，并且可以在其栅极处接收第一时钟信号ick。第二输入晶体管ti12可以在其漏极和源极处分别联接到第一输出节点on11和第一公共节点cn11，并且可以在其栅极处接收第三时钟信号ickb。第一使能晶体管te11可以联接在第一公共节点cn11和第一节点n11之间，并且可以在其栅极接收第二控制时钟信号ckb。53.第一锁存电路820可以包括第一锁存晶体管tl11、第二锁存晶体管tl12和第二使能晶体管te21。第一锁存晶体管tl11、第二锁存晶体管tl12和第二使能晶体管te21中的每一个可以是n沟道mos晶体管。第一锁存晶体管tl11可以在其漏极和源极处分别联接到第二输出节点on12和第二公共节点cn12，并且可以在其栅极处联接到第一输出节点on11以接收第二时钟信号qck。第二锁存晶体管tl12可以在其漏极和源极处分别联接到第一输出节点on11和第二公共节点cn12，并且可以在其栅极处联接到第二输出节点on12以接收第四时钟信号qckb。第二使能晶体管te21可以联接在第二公共节点cn12和第二节点n12之间，并且可以在其栅极接收第一控制时钟信号ck。54.第二放大电路830可以包括第三输入晶体管ti21、第四输入晶体管ti22和第三使能晶体管te12。第三输入晶体管ti21、第四输入晶体管ti22和第三使能晶体管te12中的每一个可以是n沟道mos晶体管。第三输入晶体管ti21可以在其漏极和源极处分别联接到第四输出节点on22和第三公共节点cn21，并且可以在其栅极处接收第四时钟信号qckb。第四输入晶体管ti22可以在其漏极和源极处分别联接到第三输出节点on21和第三公共节点cn21，并且可以在其栅极处接收第二时钟信号qck。第三使能晶体管te12可以联接在第三公共节点cn21和第一节点n11之间，并且可以在其栅极处接收第一控制时钟信号ck。55.第二锁存电路840可以包括第三锁存晶体管tl21、第四锁存晶体管tl22和第四使能晶体管te22。第三锁存晶体管tl21、第四锁存晶体管tl22和第四使能晶体管te22中的每一个可以是n沟道mos晶体管。第三锁存晶体管tl21可以在其漏极和源极处分别联接到第四输出节点on22和第四公共节点cn22，并且可以在其栅极处联接到第三输出节点on21以接收第一时钟信号ick。第四锁存晶体管tl22可以在其漏极和源极处分别联接到第三输出节点on21和第四公共节点cn22，并且可以在其栅极处联接到第四输出节点on22以接收第三时钟信号ickb。第四使能晶体管te22可以联接在第四公共节点cn22和第二节点n12之间，并且可以在其栅极处接收第二控制时钟信号ckb。56.在一个实施方式中，第一放大电路810可以由第一输入晶体管ti11和第二输入晶体管ti12配置，并且第二放大电路830可以由第三输入晶体管ti21和第四输入晶体管ti22配置。第一使能晶体管te11、第三使能晶体管te12和第一电流源850可以被组合以配置第一激活电路。第一激活电路可以基于第一控制时钟信号ck和第二控制时钟信号ckb来激活第一放大电路810和第二放大电路830中的一个。第一激活电路可以联接到第一公共节点cn11、第三公共节点cn21和被提供有第二电源电压v2的节点802。当第二控制时钟信号ckb被启用时，第一激活电路可以允许第一电流isen从第一公共节点cn11流到被提供有第二电源电压v2的节点802。当第一控制时钟信号ck被启用时，第一激活电路可以允许第一电流isen从第三公共节点cn21流到被提供有第二电源电压v2的节点802。57.在一个实施方式中，第一锁存电路820可以由第一锁存晶体管tl11和第二锁存晶体管tl12配置，并且第二锁存电路840可以由第三锁存晶体管tl21和第四锁存晶体管tl22配置。第二使能晶体管te21、第四使能晶体管te22和第二电流源860可以组合以配置第二激活电路。第二激活电路可以基于第一控制时钟信号ck和第二控制时钟信号ckb来激活第一锁存电路820和第二锁存电路840中的一个。第二激活电路可以联接到第二公共节点cn12、第四公共节点cn22和被提供有第二电源电压v2的节点802。当第一控制时钟信号ck被启用时，第二激活电路可以允许第二电流ilat从第二公共节点cn12流到被提供有第二电源电压v2的节点802。当第二控制时钟信号ckb被启用时，第二激活电路可以允许第二电流ilat从第四公共节点cn22流到被提供有第二电源电压v2的节点802。58.图9是示出了根据实施方式的时钟生成电路的操作的定时图。在下文中，将参照图8和图9描述时钟生成电路800的操作。当第一控制时钟信号ck和第二控制时钟信号ckb翻转时，时钟生成电路800可以生成第一时钟信号至第四时钟信号ick、qck、ickb和qckb。在时间点t1，由于第一控制时钟信号ck可以保持固定为具有逻辑低电平，并且第二控制时钟信号ckb可以保持固定为具有逻辑高电平，因此时钟生成电路800可以保持停用。此时，可能没有限定第一时钟信号至第四时钟信号ick、qck、ickb和qckb的电压电平。可以启用复位信号rst以用于设置第一时钟信号至第四时钟信号ick、qck、ickb和qckb的初始电压电平。在时间点t2，当复位信号rst被启用时，可以将第一时钟信号ick和第二时钟信号qck设置为具有逻辑低电平，并且可以将第三时钟信号ickb和第四时钟信号qckb设置为具有逻辑高电平。当第一控制时钟信号ck和第二控制时钟信号ckb开始翻转时，时钟生成电路800可以与第一控制时钟信号ck和第二控制时钟信号ckb同步地生成第一时钟信号至第四时钟信号ick、qck、ickb和qckb。在时间点t3，当第一控制时钟信号ck转变为逻辑高电平并且第二控制时钟信号ckb转变为逻辑低电平时，第一锁存电路820和第二放大电路830可以被激活。第一锁存电路820可以将第二时钟信号qck维持在逻辑低电平，并且可以将第四时钟信号qckb维持在逻辑高电平。第二放大电路830可以基于逻辑高电平的第四时钟信号qckb使第三时钟信号ickb转变为逻辑低电平。第二放大电路830可以基于逻辑低电平的第二时钟信号qck使第一时钟信号ick转变为逻辑高电平。在时间点t4，当第一控制时钟信号ck转变为逻辑低电平并且第二控制时钟信号ckb转变为逻辑高电平时，第一放大电路810和第二锁存电路840可以被激活，并且第一锁存电路820和第二放大电路830可以被停用。第一放大电路810可以基于逻辑高电平的第一时钟信号ick使第四时钟信号qckb转变为逻辑低电平。第一放大电路810可以基于逻辑低电平的第三时钟信号ickb使第二时钟信号qck转变为逻辑高电平。第二锁存电路840可以将第一时钟信号ick维持在逻辑高电平，并且可以将第三时钟信号ickb维持在逻辑低电平。在时间点t5，当第一控制时钟信号ck转变回逻辑高电平并且第二控制时钟信号ckb转变回逻辑低电平时，第一锁存电路820和第二放大电路830可以被激活，并且第一放大电路810和第二锁存电路840可以被停用。第一锁存电路820可以将第二时钟信号qck维持在逻辑高电平，并且可以将第四时钟信号qckb维持在逻辑低电平。第二放大电路830可以基于逻辑低电平的第四时钟信号qckb使第三时钟信号ickb转变为逻辑高电平。第二放大电路830可以基于逻辑高电平的第二时钟信号qck使第一时钟信号ick转变为逻辑低电平。之后，每当第一控制时钟信号ck和第二控制时钟信号ckb翻转时，一对第一放大电路810和第二锁存电路840以及一对第二放大电路830和第一锁存电路820可以交替操作以生成频率低于第一控制时钟信号ck和第二控制时钟信号ckb的第一时钟信号至第四时钟信号ick、qck、ickb和qckb。因此，时钟生成电路800可以用作分频电路，该分频电路被配置为对第一控制时钟信号ck和第二控制时钟信号ckb的频率进行分频以生成第一时钟信号至第四时钟信号ick、qck、ickb和qckb。59.图10是示出了从根据实施方式的时钟生成电路生成的输出信号和从传统时钟生成电路生成的输出信号的波形的定时图。在具有第一时钟锁存电路和第二时钟锁存电路的传统时钟生成电路中，放大电路和锁存电路在第一时钟锁存电路内共同联接到一个电流源，并且另一放大电路和另一锁存电路在第二时钟锁存电路内共同联接到另一个电流源。当两个电流源之间发生不匹配(mismatch)时，从第一时钟锁存电路输出的第二时钟信号qckp和第四时钟信号qckbp的摆动范围与从第二时钟锁存电路输出的第一时钟信号ickp和第三时钟信号ickbp的摆动范围之间出现电压差“δv1”，并且在一对第一时钟信号ickp和第三时钟信号ickbp与一对第二时钟信号qckp和第四时钟信号qckbp之间发生偏斜(skew)。当两个电流源之间的不匹配从5％增大到10％时，第二时钟信号qckp和第四时钟信号qckbp以及第一时钟信号ickp和第三时钟信号ickbp的摆动范围之间的电压差从“δv1”增大到“δv2”，并且一对第一时钟信号ickp和第三时钟信号ickbp与一对第二时钟信号qckp和第四时钟信号qckbp之间的偏斜变得更大。但是，根据实施方式，在时钟生成电路800内，第一放大电路810和第二放大电路830可以共同联接到第一电流源850，并且第一锁存电路820和第二锁存电路840可以共同联接到第二电流源860。因此，即使在第一电流源850和第二电流源860之间发生不匹配时，第二时钟信号qck和第四时钟信号qckb的摆动范围可以与第一时钟信号ick和第三时钟信号ickb的摆动范围相同。即使当在第一电流源850和第二电流源860之间发生不匹配时，时钟生成电路800也可以防止第一时钟信号至第四时钟信号ick、qck、ickb和qckb之间的偏斜。60.图11是示出根据实施方式的半导体系统10的配置的图。参照图11，半导体系统10可以包括第一半导体设备1110和第二半导体设备1120。第一半导体设备1110可以被配置为提供第二半导体设备1120操作所需的各种控制信号。第一半导体设备1110可以是控制第二半导体设备1120的主装置。例如，第一半导体设备1110可以是诸如中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)、数字信号处理器、应用处理器(ap)和存储器控制器的主机装置。第二半导体设备1120可以是被配置为在第一半导体设备1110的控制下执行各种操作的从装置。例如，第二半导体设备1120可以是存储器装置，并且存储器装置可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态随机存取存储器(静态ram：sram)、动态ram(dram)和同步dram(sdram)。非易失性存储器可以包括只读存储器(rom)、可编程rom(prom)、电可擦除可编程rom(eeprom)、电可编程rom(eprom)、闪存存储器、相变ram(pram)、磁性ram(mram)、电阻ram(rram)和铁电ram(fram)等。61.第二半导体设备1120可以通过多条总线联接到第一半导体设备1110。多条总线可以是信号发送路径、用于传送信号的链路或信道。多条总线可以包括时钟总线1101和数据总线1102。时钟总线1101可以是单向总线，并且数据总线1102可以是双向总线。第二半导体设备1120可以通过时钟总线1101联接到第一半导体设备1110。第二半导体设备1120可以通过时钟总线1101接收时钟信号clk。时钟信号clk可以包括一个或更多个时钟信号对。第二半导体设备1120可以通过数据总线1102联接到第一半导体设备1110。第二半导体设备1120可以通过数据总线1102从第一半导体设备1110接收数据dq。第二半导体设备1120可以通过数据总线1102将数据dq提供给第一半导体设备1110。尽管未示出，但是半导体系统10可以进一步包括命令总线和地址总线。第二半导体设备1120可以通过命令总线和地址总线联接到第一半导体设备1110。命令总线和地址总线中的每一个可以是单向总线。第一半导体设备1110可以通过命令总线向第二半导体设备1120提供命令信号。第一半导体设备1110可以通过地址总线向第二半导体设备1120提供地址信号。62.第一半导体设备1110可以包括时钟发送器(tx)1111、数据发送器(tx)1113、数据接收器(rx)1114、串行器1115和并行器1116。时钟发送器1111可以联接到时钟总线1101。时钟发送器1111可以将从第一半导体设备1110生成的时钟信号clk输出到时钟总线1101。第一半导体设备1110可以包括诸如锁相环电路(未示出)的时钟生成电路，以生成时钟信号clk。第一半导体设备1110和第二半导体设备1120可以执行串行数据通信。串行器1115可以对第一半导体设备1110的内部数据db进行串行化(serialize)。数据发送器1113可以通过数据总线1102将经串行化的数据作为数据dq输出。数据接收器1114可以通过数据总线1102接收从第二半导体设备1120提供的数据dq。并行器1116可以对通过数据接收器1114接收的数据dq进行并行化(parallelize)，以生成第一半导体设备1110的内部数据db。63.第二半导体设备1120可以包括时钟接收器(rx)1122、时钟生成电路1127、数据发送器(tx)1123、数据接收器(rx)1124、串行器1125和并行器1126。时钟接收器1122可以联接到时钟总线1101。时钟接收器1122可以通过时钟总线1101接收从第一半导体设备1110提供的时钟信号clk。时钟生成电路1127可以通过时钟接收器1122接收时钟信号clk以生成多个内部时钟信号inclk。时钟生成电路1127可以对时钟信号clk的频率进行分频以生成多个内部时钟信号inclk。根据一个实施方式，多个内部时钟信号inclk可以具有比时钟信号clk低的频率。例如，时钟信号clk的频率可以是多个内部时钟信号inclk的频率的两倍，并且多个内部时钟信号inclk的周期可以是时钟信号clk的周期的两倍。可以将图5所示的时钟生成电路用作时钟生成电路1127。图5所示的第一时钟信号至第四时钟信号可以对应于多个内部时钟信号inclk。64.与时钟信号clk同步，第二半导体设备1120可以接收从第一半导体设备1110提供的数据dq，并且可以将数据dq提供给第一半导体设备1110。与时钟信号clk同步，第二半导体设备1120可以接收和/或采样通过数据总线1102提供的数据dq。第二半导体设备1120可以利用通过时钟信号clk的划分而生成的多个内部时钟信号inclk，以便于充分确保用于接收和/或采样数据dq的定时余量(timingmargin)。以类似的方式，第二半导体设备1120可以与时钟信号clk同步地将数据dq提供给第一半导体设备1110。第二半导体设备1120可以利用通过时钟信号clk的划分而生成的多个内部时钟信号inclk，以便于充分确保用于提供数据dq的定时余量。串行器1125可以对第二半导体设备1120的内部数据db进行串行化。串行器1125可以与多个内部时钟信号inclk同步地对第二半导体设备1120的内部数据db进行串行化。数据发送器1123可以通过数据总线1102输出经串行化的数据作为数据dq。数据接收器1124可以通过数据总线1102接收从第一半导体设备1110提供的数据dq。并行器1126可以对通过数据接收器1124接收的数据dq进行并行化。与多个内部时钟信号inclk同步，并行器1126可以对通过数据接收器1124接收的数据dq进行并行化，以生成第二半导体设备1120的内部数据db。65.尽管上面已经描述了某些实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例性的。因此，不应基于所描述的实施方式来限制时钟锁存电路和使用时钟锁存电路的时钟生成电路。相反，仅结合以上描述和附图根据所附权利要求书来限制本文所述的时钟锁存电路和使用时钟锁存电路的时钟生成电路。66.现有技术交叉引用67.本技术要求于2020年5月15日在韩国知识产权局提交的韩国专利申请第10‑2020‑0058177号的优先权，其全部内容通过引用整体结合于此，如同在此完全阐述。当前第1页12当前第1页12
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