一种改善栅极特性的MOSFET芯片制造方法与流程

一种改善栅极特性的mosfet芯片制造方法
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种改善栅极特性的mosfet芯片制造方法。


背景技术：

2.mosfet芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，集成电路是通过工艺方法将成千上万个晶体管整合在同一个芯片中，mosfet则是由成千上万个相同结构的元胞并列组成的单个晶体管。
3.mosfet的关键指标参数包括击穿电压(特指漏源击穿电压)、导通电阻、阈值电压和雪崩电流，通常情况下，击穿电压和雪崩电流越大越好，导通电阻越小越好。为实现其标称的击穿电压，mosfet芯片内部结构中都采用特定电阻率、特定厚度的外延层来承压，所需实现的击穿电压越高，外延层的电阻率或(和)厚度也就越大，芯片的单位面积的导通电阻随之也就越大，所以说，击穿电压与单位面积的导通电阻是一对互为矛盾的参数；在保证既定击穿电压的前提下，最大程度的减小单位面积的导通电阻，是芯片工程师的职责所在。
4.mosfet芯片包含栅极、源极、漏极三个端口，采用金属连线和接触孔将三个端口分别连接于芯片内部的多晶硅栅、漏区和源区。mosfet是电压控制器件，即通过驱动电路控制栅极与源极之间的电势差，从而控制mosfet的开启(导通)与关断(截止)。如图1所示，是mosfet的等效电路示意图，在栅、源、漏三个端口之间，存在寄生的电容cgs、cgd和cds。
5.在实践应用中，mosfet的栅极容易受脉冲电流的冲击而损坏，因此通常都在驱动电路中设计限流电路，限制流经mosfet栅极的电流，从而实现对mosfet栅极的保护，这种方法增加了驱动电路的设计难度和成本。


技术实现要素：

6.本发明提供了改善栅极特性的mosfet芯片制造方法，旨在解决现有的mosfet芯片中无法有效限制流经栅极电流的问题。
7.根据本技术实施例，提供了一种改善栅极特性的mosfet芯片制造方法，所述mosfet芯片包括栅极以及连接内部的多晶硅栅，包括以下步骤：步骤s1：在衬底的表面生长外延层，并在所述外延层中形成沟槽，并在沟槽表面形成栅氧化层；步骤s2：在所述沟槽内成型第一重掺杂多晶硅，并去除多余的重掺杂多晶硅，将第一重掺杂多晶硅的高度低于沟槽的高度；步骤s3：在外延层形成体区，并生长隔离氧化层覆盖第一重掺杂多晶硅及栅氧化层；步骤s4：在隔离氧化层上成型轻掺杂多晶硅，并去除沟槽区域的轻掺杂多晶硅，以在沟槽区域外周侧获得第一轻掺杂多晶硅及第二轻掺杂多晶硅；步骤s5：在外延层成型源区，对第一轻掺杂多晶硅的部分区域进行重掺杂，获得第二重掺杂多晶硅，并向上成型介质层，第二重掺杂多晶硅与第一轻掺杂多晶硅的类型相反；及步骤s6：以第一轻掺杂多晶硅和第二重掺杂多晶硅组成二极管，以第二轻掺杂多晶硅两端组成电阻，所述二极管与所述电阻并联，并串接于栅极上。
8.优选地，步骤s6主要包括以下步骤：步骤s61：在第二轻掺杂多晶硅的两端打孔，获得两个电阻接触孔，所述电阻接触孔依次穿过介质层及轻掺杂多晶硅，在沟槽区域打孔，获得一个源区接触孔，所述源区接触孔依次穿过介质层、隔离氧化层、栅氧化层、源区及体区；步骤s62：在第一轻掺杂多晶硅打孔，获得第一二极管孔，在第二重掺杂多晶硅打孔，获得第二二极管孔；步骤s63：在所述电阻接触孔内成型第一金属连线和第二金属连线，所述源区接触孔内成型第三金属连线，将第一金属连线与多晶硅栅连接，第二金属连线与栅极连接；及步骤s64：在所述第一二极管孔和所述第二二极管孔内成型第四金属连线和第五金属连线，所述第四金属连线连接多晶硅栅，所述第五金属连线与栅极连接。
9.优选地，步骤s62和步骤s63之间还包括：步骤s100：分别在两个电阻接触孔、源区接触孔以及第一二极管孔的底部也成型重掺杂硅区。
10.优选地，步骤s2主要包括以下步骤：步骤s21：在沟槽区域的栅氧化层表面淀积初始多晶硅；步骤s22：采用离子注入的工艺方法对多晶硅进行重掺杂，获得第一重掺杂多晶硅；及步骤s23：采用干法刻蚀的工艺方法，从上至下刻蚀第一重掺杂多晶硅。
11.优选地，步骤s2中的重掺杂多晶硅通过化学气相淀积法直接淀积重掺杂多晶硅形成。
12.优选地，步骤s22中，通过注入硼原子，或注入磷原子和/或砷原子形成重掺杂多晶硅；所述重掺杂多晶硅的类型与mosfet芯片的类型相同；原子注入的剂量为1e15
‑
2e16原子/平方厘米。
13.优选地，步骤s4中，在轻掺杂多晶硅注入硼原子，或注入磷原子和/或砷原子形成轻掺杂多晶硅；所述轻掺杂多晶硅的类型与mosfet芯片的类型相反；原子注入的剂量为2e13
‑
6e14原子/平方厘米。
14.优选地，步骤s5中所述第二重掺杂多晶硅通过离子注入的工艺方法，注入硼原子，或注入磷原子和/或砷原子形成第二重掺杂多晶硅；离子注入的剂量为2e15
‑
2e16原子/平方厘米。
15.优选地，所述体区的类型与mosfet芯片的类型相反，所述源区的类型与mosfet芯片的类型相同。
16.与现有技术相比，本发明提供的改善栅极特性的mosfet芯片制造方法具有以下有益效果：
17.1、本发明提供的改善栅极特性的mosfet芯片制造方法在mosfet芯片内部集成了多晶硅电阻和多晶硅二极管，所述多晶硅电阻位于多晶硅栅与栅极端口之间，可有效限制流经mosfet栅极的电流，从而实现对mosfet栅极的保护。所述多晶硅二极管位于多晶硅栅与栅极端口之间，当mosfet需要放电时，此多晶硅二极管是正向导通的，多晶硅栅中的电荷流经此多晶硅二极管快速放电，从而提高mosfet栅极的放电效率，加快mosfet的关断速度，减小mosfeet的开关损耗。同时，本工艺方法通过设置两次淀积多晶硅的方式，也即轻掺杂多晶硅和重掺杂多晶硅是完全分开的工艺制作的，形成的多晶硅电阻的精度较高，mosfet芯片具有较高的性能。
18.2、本发明在mosfet芯片内部集成的多晶硅电阻，可通过调整第二轻掺杂多晶硅的离子注入剂量实现对此电阻值的调整，工艺简单。
19.3、本发明在mosfet芯片内部集成的多晶硅二极管，可通过调整第一轻掺杂多晶硅
的离子注入剂量实现对此二极管的反向击穿电压调整，工艺简单。
20.4、本发明集成的电阻和二极管位于mosfet芯片内部，不需要在mosfet芯片外围再设计连接于mosfet栅极的电阻和二极管，可节省pcb板的空间。
附图说明
21.为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1是现有技术中mosfet芯片的等效电路示意图。
23.图2是本发明第一实施例提供的改善栅极特性的mosfet芯片制造方法制造出来的mosfet芯片的等效电路示意图。
24.图3是本发明第一实施例提供的改善栅极特性的mosfet芯片制造方法的流程图。
25.图4是本发明第一实施例提供的改善栅极特性的mosfet芯片制造方法中步骤s2的流程图。
26.图5是本发明第一实施例提供的改善栅极特性的mosfet芯片制造方法中步骤s6的流程图。
27.图6是在衬底表面生长外延层的结构示意图。
28.图7是刻蚀沟槽形成沟槽后采用氧化工艺形成栅氧化层的结构示意图。
29.图8是在淀积形成重掺杂多晶硅的结构示意图。
30.图9是将重掺杂多晶硅高度调整的结构示意图。
31.图10是成型体区的结构示意图。
32.图11是成型隔离氧化层的结构示意图。
33.图12是淀积轻掺杂多晶硅的结构示意图。
34.图13是刻蚀去除沟槽区域的轻掺杂多晶硅形成第一轻掺杂多晶硅和第二轻掺杂多晶硅的结构示意图。
35.图14是将体区扩散的结构示意图。
36.图15是成型源区及第二重掺杂多晶硅的结构示意图。
37.图16是成型介质层并打孔的结构示意图。
38.图17是在接触孔底部成型重掺杂硅区的结构示意图。
39.图18是在接触孔内成型金属连线的结构示意图。
40.标号说明:
41.1、衬底；2、外延层；3、沟槽、4、栅氧化层；5、第一重掺杂多晶硅；6、体区；7、隔离氧化层；8、轻掺杂多晶硅；8.1、第二重掺杂多晶硅；8.2、第一轻掺杂多晶硅；8.3、第二轻掺杂多晶硅；9、源区；10.1、源区接触孔；10.2/10.3、电阻接触孔；11、重掺杂硅区；12.1、第三金属连线；12.2、第一金属连线；12.3、第二金属连线；12.4、第一二极管孔；12.5、第二二极管孔；13、介质层。
具体实施方式
42.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完
整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
43.还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
44.还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
45.请结合图2和图3，本发明第一实施例公开了一种改善栅极特性的mosfet芯片制造方法，所述mosfet芯片包括栅极(如图2中的栅极(端口)节点)以及连接内部的多晶硅栅(如图2中的栅节点)，该制造方法具体包括以下步骤：
46.步骤s1：在衬底的表面生长外延层，并在所述外延层中形成沟槽，并在沟槽表面形成栅氧化层。
47.步骤s2：在所述沟槽内成型第一重掺杂多晶硅，并去除多余的重掺杂多晶硅，将第一重掺杂多晶硅的高度低于沟槽的高度。
48.步骤s3：在外延层形成体区，并生长隔离氧化层覆盖第一重掺杂多晶硅及栅氧化层。
49.步骤s4：在隔离氧化层上成型轻掺杂多晶硅，并去除沟槽区域的轻掺杂多晶硅，以在沟槽区域外周侧获得第一轻掺杂多晶硅及第二轻掺杂多晶硅；
50.步骤s5：在外延层成型源区，对第一轻掺杂多晶硅的部分区域进行重掺杂，获得第二重掺杂多晶硅，并向上成型介质层，第二重掺杂多晶硅与第一轻掺杂多晶硅的类型相反。及
51.步骤s6：以第一轻掺杂多晶硅和第二重掺杂多晶硅组成二极管，以第二轻掺杂多晶硅两端组成电阻，所述二极管与所述电阻并联，并串接于栅极上。
52.可以理解，在步骤s1中，在衬底1的表面生长外延层2，并通过光刻、刻蚀、氧化工艺在外延层2之中形成沟槽3和栅氧化层4，详见图6和图7。
53.可以理解，在步骤s2中，直接在沟槽内成型第一重掺杂多晶硅5并调整第一重掺杂多晶硅5的高度，使之不高于栅氧化层4的高度。在步骤s2中，为该工艺方法中的第一次淀积多晶硅操作。详见图8和图9。
54.可以理解，在步骤s3中，所述体区6通过离子注入和退火的工艺方法在外延层2形成，所述体区6的类型与mosfet芯片的类型相反，例如，当mosfet为n型mosfet时，注入硼原子形成p型体区，当mosfet为p型mosfet时，注入磷原子或(和)砷原子形成n型体区。然后，生长隔离氧化层7覆盖重掺杂多晶硅5及栅氧化层4。详见图10和图11。
55.可以理解，在步骤s4中，成型轻掺杂多晶硅8，同时采用光刻、腐蚀的工艺方法，去除沟槽区域的轻掺杂多晶硅8，以获得位于沟槽区域外周侧的第一轻掺杂多晶硅8.2和第二轻掺杂多晶硅8.3。具体地，在轻掺杂多晶硅注入硼原子，或注入磷原子和/或砷原子形成轻掺杂多晶硅，所述轻掺杂多晶硅的类型与mosfet芯片的类型相反，且原子注入的剂量为2e13
‑
6e14原子/平方厘米。例如，当mosfet为n型mosfet时，注入硼原子形成p型轻掺杂多晶硅8，当mosfet为p型mosfet时，注入磷原子或(和)砷原子形成n型轻掺杂多晶硅8。在步骤s4
中，为该工艺方法中的第二次淀积多晶硅操作。详见图12和图13。
56.可以理解，在步骤s5中，在外延层2成型源区9，所述源区9的类型与mosfet芯片的类型相同。并对第一轻掺杂多晶硅8.2的部分区域进行重掺杂，获得第二重掺杂多晶硅8.1。然后向上成型介质层13，以覆盖第一轻掺杂多晶硅8.2、第二轻掺杂多晶硅8.3及第二重掺杂多晶硅8.1。其中，第二重掺杂多晶硅8.1与第一轻掺杂多晶硅8.2的类型相反。详见图15。
57.具体地，所述第二重掺杂多晶硅8.1通过离子注入的工艺方法，注入硼原子，或注入磷原子和/或砷原子形成第二重掺杂多晶硅8.1，且离子注入的剂量为2e15
‑
2e16原子/平方厘米。例如，当mosfet为n型mosfet时，所述离子注入的元素为磷原子或(和)砷原子，形成n型源区9、n型第二重掺杂多晶硅8.1，当mosfet为p型mosfet时，所述离子注入的元素为硼原子，形成p型源区9、p型第二重掺杂多晶硅8.1。
58.可以理解，在步骤s5中的重掺杂操作中，此步离子注入掺杂的类型与上述步骤s4中的离子注入掺杂类型(轻掺杂多晶硅8)是相反的，但因为此步离子注入的剂量比上述步骤s4中的离子注入剂量要大很多，所述设定区域的轻掺杂的轻掺杂多晶硅8在此步离子注入掺杂之后反型成为重掺杂的第二多晶硅8.1，即，轻掺杂多晶硅8和第二重掺杂多晶硅8.1是相反类型的，其中一个是p型、另一个是n型，二者形成了多晶硅材质的pn结，在pn结的两端制作接触孔并用金属连线引出即是完整的多晶硅二极管。
59.可以理解，在步骤s6中，通过第一轻掺杂多晶硅8.2与第二重掺杂多晶硅8.1打孔并成型金属连线以组成二极管，而第二轻掺杂多晶硅8.3则两端打孔组成多晶硅电阻，组成的二极管d与多晶硅电阻r并联后，串接在mosfet芯片的栅极上，具体等效电路图如图2中所示，工艺结构如图16
‑
图18中所示。
60.请参阅图4，步骤s2主要包括以下步骤：
61.步骤s21：在沟槽区域的栅氧化层表面淀积初始多晶硅。
62.步骤s22：采用离子注入的工艺方法对多晶硅进行重掺杂，获得第一重掺杂多晶硅。
63.步骤s23：采用干法刻蚀的工艺方法，从上至下刻蚀第一重掺杂多晶硅。
64.在步骤s22中，通过注入硼原子，或注入磷原子和/或砷原子形成重掺杂多晶硅5，所述重掺杂多晶硅的类型与mosfet芯片的类型相同，且原子注入的剂量为1e15
‑
2e16原子/平方厘米。例如，当mosfet为n型mosfet时，对应的第一重掺杂多晶硅5为n型，当mosfet为p型mosfet时，对应的第一重掺杂多晶硅5为p型。
65.可选地，在一些其他实施例中，可以直接通过化学气相淀积法直接淀积重掺杂多晶硅形成。
66.请参阅图5，步骤s6主要包括以下步骤：
67.步骤s61：在第二轻掺杂多晶硅的两端打孔，获得两个电阻接触孔，所述电阻接触孔依次穿过介质层及轻掺杂多晶硅，在沟槽区域打孔，获得一个源区接触孔，所述源区接触孔依次穿过介质层、隔离氧化层、栅氧化层、源区及体区。
68.步骤s62：在第一轻掺杂多晶硅打孔，获得第一二极管孔，在第二重掺杂多晶硅打孔，获得第二二极管孔。
69.步骤s63：在所述电阻接触孔内成型第一金属连线和第二金属连线，所述源区接触孔内成型第三金属连线，将第一金属连线与多晶硅栅连接，第二金属连线与栅极连接。
70.步骤s64：在所述第一二极管孔和所述第二二极管孔内成型第四金属连线和第五金属连线，所述第四金属连线连接多晶硅栅，所述第五金属连线与栅极连接。
71.可以理解，在步骤s61中，在第二轻掺杂多晶硅8.3的两端打孔，获得两个电阻接触孔10.2和10.3，在沟槽区域打孔，获得一个源区接触孔10.1。详见图16。
72.可以理解，在步骤s62中，在第一轻掺杂多晶硅8.2打孔，获得第一二极管孔10.4，在第二重掺杂多晶硅8.1打孔，获得第二二极管孔10.5。详见图16。
73.可以理解，在步骤s63中，在电阻接触孔10.2和10.3内分别成型第一金属连线12.2和第二金属连线12.3，在源区接触孔10.1内成型第三金属连线12.1，将第一金属连线12.2与多晶硅栅连接，第二金属连线12.3与栅极连接。所述多晶硅栅及栅极为mosfet芯片的等效电路中栅极的两个不同节点，所述第一金属连线12.2与第二金属连线12.3的连接方式使得第二轻掺杂多晶硅8.3形成的多晶硅电阻r串联在mosfet芯片的等效电路中栅极中。详见图18。
74.可以理解，在步骤s64中，在所述第一二极管孔10.4和所述第二二极管孔10.5内成型第四金属连线12.4和第五金属连线12.5，所述第四金属连线12.4连接多晶硅栅，所述第五金属连线12.5与栅极连接。也即第一轻掺杂多晶硅8.2和第二重掺杂多晶硅8.1之间形成的多晶硅二极管d同样串接在mosfet芯片的等效电路中栅极中，且与上述的多晶硅电阻r并联设置。
75.可以理解，在本实施例，因示意图只展示了mosfet芯片某一个截面的情况，所以mosfet的多晶硅栅的接触孔和金属连线，以及mosfet的栅极端口在示意图中没有展示。mosfet芯片的主体结构都已经完成，后续关于mosfet的钝化层和背面处理的工艺过程，属于常规做法，在此不做赘述。
76.可选地，作为一种实施例，步骤s62和步骤s63之间还包括：
77.步骤s100：分别在两个电阻接触孔、源区接触孔以及第一二极管孔的底部也成型重掺杂硅区。
78.可以理解，在步骤s100中，分别在两个电阻接触孔10.2和10.3、第一二极管孔10.4以及源区接触孔10.1的底部也成型重掺杂硅区11。详见图17。
79.具体地，对接触孔底部进行离子注入，然后退火，形成孔底部重掺杂硅区11，当mosfet为n型mosfet时，注入硼原子然后退火形成p型的孔底部重掺杂硅区11，当mosfet为p型mosfet时，注入磷原子或(和)砷原子然后退火形成n型的孔底部重掺杂硅区11，离子注入的剂量为1e14～5e14原子/平方厘米。
80.步骤s100中离子注入掺杂的类型与上述步骤s5中的离子注入重掺杂类型是相反的，但此步离子注入的剂量比步骤s5中的离子注入剂量要小得多，所以在第二二极管接触孔10.5的底部不会形成(反型的)重掺杂硅区。同时，此步离子注入掺杂的类型与上述体区6、轻掺杂多晶硅8的掺杂类型是相同的，因此可达到减小体区的接触孔电阻、减小轻掺杂多晶硅8的接触孔电阻之目的。
81.与现有技术相比，本发明提供的改善栅极特性的mosfet芯片制造方法具有以下有益效果：
82.1、本发明提供的改善栅极特性的mosfet芯片制造方法在mosfet芯片内部集成了多晶硅电阻和多晶硅二极管，所述多晶硅电阻位于多晶硅栅与栅极端口之间，可有效限制
流经mosfet栅极的电流，从而实现对mosfet栅极的保护。所述多晶硅二极管位于多晶硅栅与栅极端口之间，当mosfet需要放电时，此多晶硅二极管是正向导通的，多晶硅栅中的电荷流经此多晶硅二极管快速放电，从而提高mosfet栅极的放电效率，加快mosfet的关断速度，减小mosfeet的开关损耗。同时，本工艺方法通过设置两次淀积多晶硅的方式，也即轻掺杂多晶硅和重掺杂多晶硅是完全分开的工艺制作的，形成的多晶硅电阻的精度较高，mosfet芯片具有较高的性能。
83.2、本发明在mosfet芯片内部集成的多晶硅电阻，可通过调整第二轻掺杂多晶硅的离子注入剂量实现对此电阻值的调整，工艺简单。
84.3、本发明在mosfet芯片内部集成的多晶硅二极管，可通过调整第一轻掺杂多晶硅的离子注入剂量实现对此二极管的反向击穿电压调整，工艺简单。
85.4、本发明集成的电阻和二极管位于mosfet芯片内部，不需要在mosfet芯片外围再设计连接于mosfet栅极的电阻和二极管，可节省pcb板的空间。
86.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。