一种集成沟槽和体平面栅的SiCMOSFET器件的制作方法

一种集成沟槽和体平面栅的sic mosfet器件
技术领域
1.本发明属于半导体技术领域，涉及一种集成沟槽和体平面栅的sic mosfet器件。


背景技术：

2.sic(碳化硅)是一种由硅(si)和碳(c)构成的化合物半导体材料。sic的优点不仅在于其绝缘击穿场强是si的10倍，带隙是si的3倍，而且在器件制造时可以在较宽的范围内实现必要的p型、n型控制，所以被认为是一种超越si极限的用于制造功率器件的材料。sic材料能够以具有快速器件结构特征的多数载流子器件(肖特基势垒二极管和mosfet)实现高压化，因此可以同时实现“高耐压”、“低导通电阻”、“高频”这三个特性。sic器件的漂移层电阻比si器件的要小，不必使用电导率调制，就能够以具有快速器件结构特征的mosfet同时实现高耐压和低导通电阻。
3.功率mosfet是电压控制型功率器件，具有栅极驱动电路简单，开关时间短，功率密度大，转换效率高的特点，广泛应用于各种电力电子系统。从原理上来说，mosfet不会产生拖尾电流，在替代igbt时，可以实现开关损耗的大幅减小和散热器的小型化。
4.在mos管内部结构里，栅极与漏极、源极实际上是有一层绝缘层二氧化硅进行隔离的，这就相当于存在一个电容器。驱动电路控制器件时，存在对寄生电容的充放电过程，这一过程极大地降低了器件的开关速度，同时也增加了开关过程的功率损耗和驱动功率，高频工作条件下，这一现象更加明显。碳化硅沟槽型mosfet结构也存在一个很重要的自身问题，就是在器件阻断状态下，沟槽型mos凹槽槽底部处的氧化层的电场强度非常之高，大约是其pn结峰值电场强度的2.5倍，而凹槽底部拐角处由于二维效应使得电场在这里更加集中，其电场强度会更高。这使得碳化硅沟槽型mosfet器件在槽栅拐角处的栅氧化层更容易首先发生击穿，从而引起器件的可靠性下降。


技术实现要素：

5.有鉴于此，本发明的目的在于提供一种集成沟槽和体平面栅的sic mosfet器件。
6.为达到上述目的，本发明提供如下技术方案：
7.一种集成沟槽和体平面栅的sicmosfet器件，器件结构左右对称；包括漏极金属接触区1、n 衬底2、n
‑
漂移区3、p
‑
body区4、p 源区5、n 源区6、p 多晶硅10、电流扩展区14、第二漂移区15；关键结构体平面栅包括源金属7、绝缘介质层8、栅底部沟道区11、栅底部n 源区12、栅底部p电场屏蔽区13；
8.所述漏极金属接触区1位于n 衬底2的下表面；
9.所述n 衬底层2分别位于n
‑
漂移区3的下表面与阴极金属接触区1的上表面；
10.所述n
‑
漂移区3位于p
‑
body区4下表面、电流扩展区14的下表面，同时位于n 衬底层2的上表面；
11.所述p
‑
body区4分别位于第二漂移区15上表面和p 源区6、n 源区7下表面，同时p
‑
body区5侧面还与绝缘介质层8外侧表面接触；
12.所述p 源区5位于p
‑
body区4的上表面，同时p 源区5上表面与源金属7接触，p 源区5的侧面与n 源区6接触；
13.所述n 源区6位于p
‑
body区5的上表面，同时n 源区6上表面与源金属7接触，n 源区6的侧面与p 源区5接触；
14.所述源金属7位于p 源区5与n 源区6的上表面，同时位于栅底部n 源区12、栅底部p电场屏蔽区13上表面，源金属7将p 源区5、n 源区6、栅底部n 源区12、与栅底部p电场屏蔽区13相连接，同时将绝缘介质层8分为左右对称的两部分；
15.所述绝缘介质层8位于栅底部沟道区11、栅底部n 源区12、接触电流扩展区14上方，绝缘介质层8外侧与p
‑
body区4、n 源区6、源金属7、第二漂移区15接触，绝缘介质层8将p 多晶硅10与其它区域分割开来；
16.所述p 多晶硅10被绝缘介质层8完全包围；
17.所述栅底部沟道区11位于栅底部p电场屏蔽区13上方，同时位于绝缘介质层8下方，内侧与栅底部n 源区12，外侧与电流扩展区14接触；
18.所述栅底部n 源区12与源金属7、栅底部沟道区11、栅底部p电场屏蔽区13、绝缘介质层8相接触；
19.所述栅底部p电场屏蔽区13与源金属7、栅底部沟道区11、栅底部n 源区12、绝缘介质层8相接触；
20.所述电流扩展区14位于位于n
‑
漂移区3上表面和第二漂移区15下表面，同时电流扩展区14还与绝缘介质层8、栅底部沟道区11、栅底部p电场屏蔽区13外侧表面接触；
21.所述第二漂移区15位于电流扩展区14上表面和位于p
‑
body区4下表面，同时第二漂移区15侧面还与绝缘介质层8外侧表面接触。
22.可选的，所述n 衬底2掺入n型杂质浓度为2
×
10
19
cm
‑3，n
‑
漂移区3掺入n型杂质浓度为3
×
10
15
cm
‑3，p
‑
body区4掺入p型杂质浓度为2
×
10
17
cm
‑3，p 源区5掺入p型杂质浓度为2
×
10
19
cm
‑3，n 源区6掺入n型杂质浓度为2
×
10
19
cm
‑3，n
‑
多晶硅9掺入n型杂质浓度为5
×
10
17
cm
‑3，p 多晶硅10掺入p型杂质浓度为2
×
10
19
cm
‑3。
23.可选的，所述漏极金属接触区1的材料为al、au或pt。
24.可选的，所述源金属7的材料为al、au或pt。
25.可选的，所述栅极接触金属11的材料为al、au或pt。
26.可选的，所述绝缘介质层8能够使用sio2、sin、al2o3、aln、mgo、ga2o3、alhfo
x
及hfsion中的一种或者几种的组合进行替换。
27.本发明的有益效果在于：本发明提出的集成沟槽栅和体平面栅的sic mosfet器件改变器件寄生电容耦合结构，从而降低器件栅电荷，达到改善器件开关性能的目的，同时器件栅极下方p型区域的引入，提高了器件的健壮性。
28.本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
29.为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
30.图1为传统沟槽栅mosfet的结构示意图；
31.图2为本发明中传统沟槽栅mosfet实施案例的尺寸示意图；
32.图3为本发明提供的一种改进型mosfet器件(集成沟槽栅和体平面栅的sic mosfet器件)结构示意图；
33.图4为本发明提供的一种改进型mosfet器件(集成沟槽栅和体平面栅的sic mosfet器件)实施案例尺寸示意图；
34.图5为t＝300k，v
g
(栅极电压)＝15v时传统沟槽栅mosfet、改进型mosfet(集成沟槽栅和体平面栅的sic mosfet器件)的输出特性曲线；
35.图6为t＝300k，v
g
(栅极电压)＝0v时的传统沟槽栅mosfet、改进型mosfet(集成沟槽栅和体平面栅的sic mosfet器件)的阻断特性曲线；
36.图7为t＝300k，v
g
(栅极电压)＝0v时的传统沟槽栅mosfet、在v
d
(漏极电压)＝800v时的电势分布图。
37.图8为t＝300k，v
g
(栅极电压)＝0v时的改进型mosfet(集成沟槽栅和体平面栅的sic mosfet器件)在v
d
(漏极电压)＝800v时的电势分布图；
38.图9为t＝300k，v
g
(栅极电压)＝0v时的传统沟槽栅mosfet、改进型mosfet(集成沟槽栅和体平面栅的sic mosfet器件)的寄生二极管i
‑
v特性曲线；
39.图10为t＝300k，v
g
(栅极电压)＝0v，v
d
(漏极电压)＝800v时的传统沟槽栅mosfet、改进型mosfet(集成沟槽栅和体平面栅的sic mosfet器件)栅极下方5nm处电场强度大小。
40.图11为t＝300k时传统沟槽栅mosfet、改进型mosfet(集成沟槽栅和体平面栅的sic mosfet器件)的栅电荷特性曲线；
41.图12为t＝300k时传统沟槽栅mosfet、改进型mosfet(集成沟槽栅和体平面栅的sic mosfet器件)的栅极充电时间曲线；
42.图13为t＝300k，v
g
(栅极电压)＝0v传统沟槽栅mosfet、改进型mosfet(集成沟槽栅和体平面栅的sic mosfet器件)的反馈电容曲线；
43.图14为t＝300k传统沟槽栅mosfet、改进型mosfet(集成沟槽栅和体平面栅的sic mosfet器件)的开关切换损耗柱状图。
44.附图标记：1
‑
漏极金属接触区、2
‑
n 衬底、3
‑
n
‑
漂移区、4
‑
p
‑
body区、5
‑
p 源区、6
‑
n 源区、7
‑
源金属、8
‑
绝缘介质层、10
‑
p 多晶硅、11
‑
栅底部沟道区、12
‑
栅底部n 源区、13
‑
栅底部p 源区、14
‑
电流扩展区、15
‑
第二漂移区。
具体实施方式
45.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相
互组合。
46.其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
47.本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
48.实施例1：
49.如图1和图2所示，本发明对比传统沟槽栅mosfet结构如下，包括漏极金属接触区1、n 衬底2、n
‑
漂移区3、p
‑
body区4、p 源区5、n 源区6、源金属7、绝缘介质层8、p 多晶硅10、栅极金属接触区11。
50.漏极金属接触区1位于n 衬底层2下表面。
51.n 衬底层2位于n
‑
漂移区3的下表面与漏极金属接触区1的上表面；水平方向长度为4μm，垂直方向长度为3μm；掺入n型杂质浓度为2
×
10
19
cm
‑3。
52.n
‑
漂移区3位于p
‑
body区4下表面、绝缘介质层8的下表面与外侧下表面，同时位于n 高浓度衬底层2的上表面；n
‑
漂移区3底部水平方向长度为4μm，n
‑
漂移区3底部与绝缘介质层8垂直方向距离为12μm，n
‑
漂移区3底部与p
‑
body区4垂直方向距离为12.4μm；掺入n型杂质浓度为5
×
10
15
cm
‑3。
53.p
‑
body区4分别位于n
‑
漂移区3上表面和p 源区6、n 源区7下表面，同时p
‑
body区5侧面还与绝缘介质层8外侧表面接触；p
‑
body区4水平方向长度为1μm，垂直方向长度为0.5μm；p
‑
body区4掺入p型杂质浓度为2
×
10
17
cm
‑3。
54.p 源区5位于p
‑
body区4的上表面，同时p 源区5上表面与源金属7接触，p 源区5的侧面与n 源区6接触；p 源区5水平方向长度为0.5μm，垂直方向长度为0.3μm；p 源区5掺入p型杂质浓度为2
×
10
19
cm
‑3。
55.n 源区6位于p
‑
body区5的上表面，同时n 源区6上表面与源金属7接触，n 源区6的侧面与p 源区5接触；n 源区5水平方向长度为0.5μm，垂直方向长度为0.3μm；n 源区6掺入n型杂质浓度为2
×
10
19
cm
‑3。
56.源金属7位于p 源区5与n 源区6的上表面；
57.绝缘介质层8位于n
‑
漂移区3上方，同时与p 多晶硅10下表面，外侧表面接触，厚度为0.05μm。
58.p 多晶硅10位于绝缘介质层8之间，且被绝缘介质层8完全包围；p 多晶硅10水平方向长度为3.9μm，垂直方向长度为1.45μm，p 多晶硅10掺入p型杂质浓度为2
×
10
19
cm
‑3。
59.栅极金属接触区11位于p 多晶硅10上表面。
60.实施例2：
61.如图3和图4所示，本发明涉及一种改进型sic mosfet器件集成沟槽栅和体平面栅
的sic mosfet器件结构，该器件包括漏极金属接触区1、n 衬底2、n
‑
漂移区3、p
‑
body区4、p 源区5、n 源区6、源金属7、绝缘介质层8、p 多晶硅10、栅极金属接触区10、栅底部沟道区11、栅底部n 源区12、栅底部p电场屏蔽区13、电流扩展区14、第二漂移区15。
62.漏极金属接触区1位于n 衬底2的下表面。
63.n 衬底层2分别位于n
‑
漂移区3的下表面与阴极金属接触区1的上表面；水平方向长度为4μm，垂直方向长度为3μm；掺入n型杂质浓度为2
×
10
19
cm
‑
3。
64.n
‑
漂移区3位于电流扩展区14下表面、绝缘介质层8的下表面与外侧下表面，同时位于n 衬底层2的上表面；n
‑
漂移区3底部水平方向长度为4μm，n
‑
漂移区3底部与绝缘介质层8垂直方向长度为12μm。
65.p
‑
body区4分别位于第二漂移区15上表面和p 源区6、n 源区7下表面，同时p
‑
body区5侧面还与绝缘介质层8外侧表面接触；p
‑
body区4水平方向长度为1μm，垂直方向长度为0.5μm；p
‑
body区4掺入p型杂质浓度为2
×
10
17
cm
‑3。
66.p 源区5位于p
‑
body区4的上表面，同时p 源区5上表面与源金属7接触，p 源区5的侧面与n 源区6接触；p 源区5水平方向长度为0.5μm，垂直方向长度为0.3μm；p 源区5掺入p型杂质浓度为2
×
10
19
cm
‑3。
67.n 源区6位于p
‑
body区5的上表面，同时n 源区6上表面与源金属7接触，n 源区6的侧面与p 源区5接触；n 源区5水平方向长度为0.5μm，垂直方向长度为0.3μm；n 源区5掺入n型杂质浓度为2
×
10
19
cm
‑3。
68.源金属7位于p 源区5与n 源区6的上表面，同时位于栅底部n 源区12、栅底部p电场屏蔽区13上表面，源金属7将p 源区5、n 源区6、栅底部n 源区12、与栅底部p电场屏蔽区13相连接，同时将绝缘介质层8分为左右对称的两部分；
69.绝缘介质层8位于n
‑
漂移区3上方，绝缘介质层8外侧与p
‑
body区4、n 源区6、源金属7、栅底部沟道区11、栅底部n 源区12、电流扩展区14、第二漂移区15接触，绝缘介质层8将p 多晶硅10与其它区域分割开来；绝缘介质层8侧壁厚度为0.05μm，栅底部沟道区11上方绝缘介质层8厚度为0.02μm。
70.p 多晶硅10被绝缘介质层8完全包围；p 多晶硅10水平方向长度为0.65μm，垂直方向长度为1μm，p 多晶硅10掺入p型杂质浓度为2
×
10
19
cm
‑3。
71.栅底部沟道区11外侧位于n
‑
漂移区3上方，同时位于绝缘介质层8下方，内侧与栅底部n 源区12、与栅底部p电场屏蔽区13相接触，外侧与电流扩展区14接触；栅底部沟道区11最大水平长度为1.8μm，最大垂直长度为0.6μm，掺入p型杂质浓度为5
×
10
17
cm
‑3。
72.栅底部n 源区12与栅底部沟道区11、栅底部p电场屏蔽区13、绝缘介质层8相接触；栅底部n 源区12水平方向长度为0.2μm，垂直方向长度为0.2μm；n 源区5掺入n型杂质浓度为2
×
10
19
cm
‑3。
73.栅底部p电场屏蔽区13与栅底部沟道区11、栅底部n 源区12、绝缘介质层8相接触；栅底部p电场屏蔽区13水平方向长度为0.2μm，垂直方向长度为0.2μm；p 源区5掺入p型杂质浓度为2
×
10
19
cm
‑3。
74.电流扩展区14位于位于n
‑
漂移区3上表面和第二漂移区15下表面，同时电流扩展区14侧面还与绝缘介质层8外侧表面接触；电流扩展区14水平方向长度为1.05μm，垂直方向长度为0.6μm；n 源区5掺入n型杂质浓度为5
×
10
16
cm
‑3。
75.第二漂移区15位于电流扩展区14上表面和位于p
‑
body区4下表面，同时第二漂移区15侧面还与绝缘介质层8外侧表面接触；第二漂移区15水平方向长度为1μm，垂直方向长度为0.6μm；n 源区5掺入n型杂质浓度为5
×
10
15
cm
‑3。
76.图5为t＝300k，v
g
(栅极电压)＝15v时传统沟槽栅mosfet、改进型mosfet的输出特性曲线。在相同漏极电压下改进型mosfet漏极电流相比于传统沟槽栅mosfet漏极漏极电流较小。这是由于栅底部沟道区11与栅底部p电场屏蔽区13的存在引入了新的jfet电阻区，使得导通电阻增加。
77.图6为t＝300k，v
g
(栅极电压)＝0v时的传统沟槽栅mosfet、改进型mosfet的阻断特性曲线。改进型mosfet阻断电压为1404v，传统沟槽栅mosfet阻断电压为1480v,阻断电压下降了3％。
78.图7和图8分别为t＝300k，v
g
(栅极电压)＝0v时的传统沟槽栅mosfet、改进型mosfet雪崩击穿时的电势分布图。得益于栅极底部p型区域的引入，改进型mosfet相比传统沟槽栅mosfet栅极底部电势分布更加均匀。
79.图9为t＝300k，v
g
(栅极电压)＝0v时的传统沟槽栅mosfet、改进型mosfet的寄生二极管i
‑
v特性曲线。漏极电压由0v加到
‑
3v，传统沟槽栅mosfet体二极管开启电压为
‑
2.7v,改进型mosfet的体平面栅沟道
‑
2.1v时即可开启。改进型mosfet结构引入的体平面栅沟道比原本的体二极管提前开启，从而抑制了原体二极管的开启。
80.图10为t＝300k，v
g
(栅极电压)＝0v，v
d
(漏极电压)＝800v时的传统沟槽栅mosfet、改进型mosfet栅极下方5nm处电场强度大小。传统沟槽栅mosfet栅介质层下方5nm峰值电场(7.3mv/cm)显然超过了安全阈值(4mv/cm)，而改进型mosfet峰值电场(1.8mv/cm)处于安全阈值以下。这是由于栅底部的栅底部p电场屏蔽区13屏蔽了底部大电场。
81.图11为t＝300k传统沟槽栅mosfet、改进型mosfet的栅电荷特性曲线。器件栅极电压由0v加至15v，传统沟槽栅mosfet栅电荷总量为1571nc/cm2，改进型mosfet栅电荷总量为611nc/cm2，下降了61.1％。传统沟槽栅mosfet栅漏电荷量为892nc/cm2，改进型mosfet栅漏电荷总量为76nc/cm2下降了91.5％。这是由于器件结构的变化时栅极、漏极、源极之间的电容耦合结构与耦合面积发生了变化。
82.图12为t＝300k传统沟槽栅mosfet、改进型mosfet的栅极充电时间曲线。得益于栅极电荷量的降低，栅极充电时间下降，有利于栅信号延迟的降低，拓宽了器件工作频率范围。
83.图13为t＝300k，v
g
(栅极电压)＝0v传统沟槽栅mosfet、改进型mosfet的反馈电容曲线。得益于器件结构的该进，改进型mosfet的反馈电容有了一定程度的降低。器件v
d
(漏极电压)＝800v时，传统沟槽栅mosfet、改进型mosfet的反馈电容分别为54.87pf/cm2、32.74pf/cm2；改进型mosfet相比于传统沟槽栅mosfet下降了40.3％。
84.图14为t＝300k传统沟槽栅mosfet、改进型mosfet的开关切换损耗曲线。器件工作电压为800v，流过器件的电流密度为100a/cm2。器件开启损耗为栅极电压由0v加到15v过程中产生的损耗，器件关断损耗为栅极电压由15v到0v过程中产生的损耗。传统沟槽栅mosfet不同开关频率下总开关损耗、开启损耗、关断损耗均大于改进型mosfet。传统沟槽栅mosfet不同开关频率下总开关损耗、开启损耗、关断损耗随开关频率增加而减小，开关频率大于10m后下降趋势放缓，开关频率为10m时总损耗最小，此时总开关损耗、开启损耗、关断损耗。
传统沟槽栅mosfet不同开关频率下总开关损耗、开启损耗、关断损耗随开关频率增加而呈减小趋势，开关频率为100m时总损耗最小。开关频率为100m时，传统沟槽栅mosfet、改进型mosfet的开启损耗分别为14.78(mj/cm2)、0.53(mj/cm2)，改进型mosfet相比于传统沟槽栅mosfet下降了96.4％；开关频率为100m时，传统沟槽栅mosfet、改进型mosfet的关断损耗分别为14.67(mj/cm2)、1.43(mj/cm2)，改进型mosfet相比于传统沟槽栅mosfet下降了90.3％；
85.表1为传统沟槽栅mosfet、改进型mosfet关键性能指标对比，表中包括导通电阻﹑击穿电压栅漏电荷以及反馈电容。表2为不同开关频率下的开关损耗
86.表1不同mosfet关键性能指标对比(注1：此时漏极电压为800v)
[0087][0088]
表2传统沟槽栅mosfet、改进型mosfet不同开关频率下的开关损耗
[0089][0090]
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。