半导体结构和半导体结构的形成方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构和半导体结构的形成方法。


背景技术：

2.随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管(finfet)在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种环绕栅(gate-all-around，gaa)结构的场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流，从而提高了半导体器件的性能。
3.然而，半导体器件的性能仍然需要改善。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及和半导体结构的形成方法，以提高半导体器件的性能。
5.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括第一区和第二区，以及位于所述第一区的衬底表面的源极掺杂层；位于所述源极掺杂层上的垂直纳米线；位于所述垂直纳米线侧壁面以及所述第二区衬底表面的栅极结构。
6.可选的，还包括：位于所述衬底表面和所述源极掺杂层之间的缓冲层。
7.可选的，所述缓冲层的材料与所述源极掺杂层的材料不同。
8.可选的，所述缓冲层的材料包括硅锗。
9.可选的，还包括：位于所述源极掺杂层表面的介质层，所述介质层包围所述栅极结构，所述介质层包括位于第一区和第二区上的第一介质层，部分所述栅极结构位于所述第一介质层表面，并且，在所述第二区的衬底与所述第一介质层之间具有开口。
10.可选的，所述介质层还包括位于所述第一介质层表面、所述衬底表面以及所述栅极结构表面的第二介质层，所述第二介质层表面低于所述垂直纳米线顶面。
11.可选的，还包括：位于所述源极掺杂层上的第一电互连结构，所述第一电互连结构与所述源极掺杂层电互连；位于所述垂直纳米线顶部的第二电互连结构，所述第二电互连结构与所述垂直纳米线电互连；位于所述第二区的衬底表面的栅极结构上的第三电互连结构，所述第三电互连结构与所述栅极结构电互连。
12.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和第二区；在所述第一区的衬底表面形成源极掺杂层；在所述源极掺杂层上形成垂直纳米线；在所述垂直纳米线侧壁面以及所述第二区衬底表面形成栅极结构。
13.可选的，形成所述源极掺杂层的方法包括：在形成所述垂直纳米线之前，在所述衬
底表面形成源极掺杂材料层；在形成所述源极掺杂材料层之后，去除所述第二区的源极掺杂材料层。
14.可选的，还包括：在所述源极掺杂层表面形成介质层，所述介质层包围所述栅极结构，形成所述介质层的方法包括：在所述第一区和第二区上形成第一介质层，部分所述栅极结构位于所述第二区的第一介质层表面，并且，所述第二区的第一介质层与衬底之间具有开口。
15.可选的，形成所述介质层的方法还包括：在形成所述第一介质层之后，在所述第一介质层表面、所述衬底表面以及所述栅极结构表面形成第二介质层，所述第二介质层表面低于所述垂直纳米线顶面。
16.可选的，形成所述栅极结构的方法包括：在形成所述第一介质层之前，在所述垂直纳米线表面和所述第二区的源极掺杂材料层表面形成初始栅极结构；在形成所述第二介质层之后，以所述第二介质层为掩膜，回刻蚀所述初始栅极结构，直至暴露出所述垂直纳米线顶面及部分侧壁面。
17.可选的，形成所述第一介质层的方法包括：在形成所述垂直纳米线之后，并且在形成所述初始栅极结构之前，在所述源极掺杂材料层表面形成第一介质材料层；在形成所述初始栅极结构之后，在所述初始栅极结构表面，以及所述第一区和第二区的第一介质材料层表面形成第一掩膜层；以所述第一掩膜层为掩膜，刻蚀所述第一介质材料层，直至暴露出所述源极掺杂材料层表面。
18.可选的，所述去除第二区的源极掺杂材料层的方法包括：在形成所述第一介质层之后，以所述第一掩膜层为掩膜，刻蚀所述源极掺杂材料层，直至暴露出所述衬底表面，以形成初始源极掺杂层；在形成所述初始源极掺杂层之后，继续以所述第一掩膜层为掩膜，刻蚀第二区表面的初始源极掺杂层，直至在所述第一介质层和所述第二区的衬底之间形成所述开口。
19.可选的，刻蚀所述初始源极掺杂材料层的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液成分包括氢氟酸、过氧化氢和乙酸。
20.可选的，还包括：在形成所述源极掺杂材料层之前，在所述衬底表面形成缓冲层。
21.与现有技术相比，本发明的技术方案具有以下有益效果：
22.本发明技术方案提供的半导体结构中，由于所述源极掺杂层位于第一区的衬底表面，并且，所述栅极结构位于所述垂直纳米线侧壁面以及所述第二区的衬底表面，因此，在垂直于衬底表面的方向上，减少了与第二区衬底表面的栅极结构重叠的源极掺杂层，从而，减小了所述栅极结构与所述源极掺杂层之间形成的寄生电容，进而，提高了半导体结构的性能。
23.相应的，本发明技术方案提供的半导体结构的形成方法中，由于在所述第一区的衬底表面形成源极掺杂层，并且，在所述垂直纳米线侧壁面以及所述第二区的衬底表面形成所述栅极结构，因此，在垂直于衬底表面的方向上，减少了所述源极掺杂层与第二区的栅极结构之间的重叠部分，从而，减小了所述栅极结构与所述源极掺杂层之间形成的寄生电容，进而，提高了半导体结构的性能。
24.进一步，由于在形成所述源极掺杂材料层之前，在所述衬底表面形成缓冲层，因此，一方面，所述缓冲层能够作为刻蚀停止层，通过所述缓冲层，在后续去除所述第二区的
源极掺杂材料层时，能够减小去除所述第二区的源极掺杂材料层的刻蚀工艺对衬底的损伤，从而，提高了半导体结构的性能；另一方面，可以通过选择所述缓冲层的材料，使得在所述缓冲层上形成的源漏掺杂层的晶格与衬底的晶格之间更为匹配，从而，进一步提高了半导体结构的性能。
附图说明
25.图1是一种半导体结构的剖面结构示意图；
26.图2至图8是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
27.如背景技术所述，半导体器件的性能仍然需要改善。现结合具体的实施例进行分析说明。
28.需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
29.图1是一种半导体结构的剖面结构示意图。
30.请参考图1，所述半导体结构包括：衬底100，以及位于所述衬底100上的源极掺杂层110；位于所述源极掺杂层110上的沟道柱130，以及位于所述源极掺杂层110表面的第一介质层120，所述第一介质层120覆盖部分所述沟道柱130侧壁面。
31.在垂直于所述衬底的方向上，所述沟道柱130的顶部具有掺杂区(未图示)，所述掺杂区的沟道柱130部分作为垂直纳米线晶体管的漏极。
32.所述源极掺杂层110用于作为所述垂直纳米线晶体管的源极。从而，在所述沟道柱130中能够形成沟道。
33.所述半导体结构还包括：位于所述第一介质层120表面及所述沟道柱130侧壁面的栅结构140；位于所述源极掺杂层110上的第一导电插塞161，所述第一导电插塞161与所述源极掺杂层110电互连；位于所述沟道柱130顶面的第二导电插塞162，所述第二导电插塞162与所述掺杂区的沟道柱130部分电互连；位于所述第一介质层120表面的栅结构140上的第三导电插塞163，所述第三导电插塞163与所述栅结构140电互连；包围所述栅结构140、沟道柱130、第一导电插塞161、第二导电插塞162和第三导电插塞163的第二介质层150。
34.然而，在上述结构中，由于所述源极掺杂层110、所述第一介质层120和位于所述衬底100表面的所述栅结构140，在垂直于所述衬底100的方向上重叠，导致重叠的所述源极掺杂层110和所述栅结构140之间容易产生寄生电容，从而，使得半导体结构的性能较差。
35.为解决所述技术问题，本发明实施例提供一种半导体结构，通过使衬底表面的源极掺杂层位于第一区，并且，使第二区上的栅极结构与所述第二区的衬底之间具有开口，从而，减少栅极结构与源极掺杂层之间的重叠部分，以提高半导体结构的性能。
36.图2至图8是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
37.请参考图2，提供衬底200，所述衬底200包括第一区i和第二区ii；在所述衬底200表面形成源极掺杂材料层210；在形成所述源极掺杂材料层210后，在所述源极掺杂材料层210上形成垂直纳米线220。
38.所述衬底200的材料为半导体材料。
39.在本实施例中，所述衬底200的材料为硅。
40.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
41.形成所述源极掺杂材料层210的工艺包括外延生长工艺。
42.在本实施例中，在外延生长形成所述源极掺杂材料层210的同时，对所述源极掺杂材料层210进行原位掺杂。
43.当后续形成的栅极结构用于形成p型器件时，所述源极掺杂材料层210的材料包括硅、锗或硅锗；所述掺杂离子为p型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
44.当后续形成的栅极结构用于形成n型器件时，所述源极掺杂材料层210的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为n型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
45.在本实施例中，在形成所述垂直纳米线220的同时，在所述垂直纳米线220顶面形成阻挡层221。
46.形成所述垂直纳米线220和所述阻挡层221的方法包括：在所述源极掺杂材料层210表面形成垂直纳米线材料层(未图示)；在所述垂直纳米线材料层表面形成阻挡材料层(未图示)；在部分所述阻挡材料层表面形成垂直纳米线掩膜层；以所述垂直纳米线掩膜层为掩膜，刻蚀所述阻挡材料层和所述垂直纳米线材料层，直至暴露出所述源极掺杂材料层210表面。
47.形成所述垂直纳米线材料层的工艺包括沉积工艺或外延生长工艺，所述沉积工艺例如是化学气相沉积工艺或者原子层沉积工艺等。
48.在本实施例中，形成所述垂直纳米线材料层的工艺为外延生长工艺。
49.形成所述阻挡材料层的工艺包括沉积工艺、外延生长工艺或氧化工艺，所述沉积工艺例如是化学气相沉积工艺或者原子层沉积工艺等，所述氧化工艺例如是热氧化工艺等。
50.在本实施例中，形成所述阻挡材料层的工艺包括热氧化工艺。
51.刻蚀所述阻挡材料层和所述垂直纳米线材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
52.在本实施例中，刻蚀所述阻挡材料层和所述垂直纳米线材料层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的气体包括ch3f、n2和o2，其中，所述ch3f的流量范围为10sccm～200s sccm，所述n2的流量范围为20sccm～300sccm，所述o2的流量范围为5sccm～200sccm；时间范围为5秒～200秒。
53.所述垂直纳米线220的材料为半导体材料。
54.在本实施例中，所述垂直纳米线220的材料为硅。
55.在其他实施例中，所述垂直纳米线的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
56.在本实施例中，所述阻挡层221的材料包括氮化硅、氮氧化硅和碳氮硼化硅中的至少一种。
57.所述阻挡层221用于保护所述垂直纳米线220的顶部表面，从而，减少所述垂直纳米线220的顶部表面，在后续的半导体结构的刻蚀工艺中受到损伤。
58.在其他实施例中，不形成阻挡层。
59.在本实施例中，在形成所述源极掺杂材料层210之前，在所述衬底200表面形成缓冲层201。
60.由于在形成所述源极掺杂材料层210之前，在所述衬底200表面形成所述缓冲层201，因此，一方面，所述缓冲层201能够作为刻蚀停止层，通过所述缓冲层201，在后续通过去除所述第二区ii的源极掺杂材料层210以形成源极掺杂层时，能够减小去除所述第二区ii的源极掺杂材料层210的刻蚀工艺对衬底200的损伤，从而，提高了半导体结构的性能。另一方面，可以通过选择所述缓冲层201的材料，例如使所述缓冲层201的材料为硅锗，而使所述源漏掺杂层的晶格与衬底200的晶格之间更为匹配，从而，进一步提高了半导体结构的性能。
61.形成所述缓冲层201的工艺包括沉积工艺或者外延生长工艺，所述沉积工艺例如是化学气相沉积工艺或者原子层沉积工艺等。
62.在本实施例中，形成所述缓冲层201的工艺为外延生长工艺。
63.在本实施例中，所述缓冲层201的材料与所述源极掺杂材料层的材料不同。相应的，所述缓冲层201的材料与所述源极掺杂层的材料不同。从而，能够实现所述缓冲层201作为刻蚀停止层的作用。
64.在本实施例中，所述缓冲层201的材料包括硅锗。
65.由于所述衬底200的材料为硅，所述缓冲层201的材料为硅锗，因此，能够通过所述缓冲层201，实现所述源极掺杂层和所述衬底200之间电互连。
66.在其他实施例中，不形成缓冲层。
67.请参考图3，在形成所述垂直纳米线220之后，在所述源极掺杂材料层210表面形成第一介质材料层230；在所述垂直纳米线220表面和所述第二区ii的源极掺杂材料层210表面形成初始栅极结构。
68.具体而言，在所述垂直纳米线220表面和所述第二区ii的源极掺杂材料层210表面形成初始栅极结构，是指，在形成所述第一介质材料层230后，在所述垂直纳米线220表面和所述第二区ii的第一介质材料层230表面形成初始栅极结构240。
69.所述第一介质材料层230为后续形成第一介质层提供材料。
70.所述第一介质材料层230的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
71.在本实施例中，所述第一介质材料层230的材料为氧化硅。
72.在本实施例中，形成所述第一介质材料层230的工艺包括沉积工艺、旋涂工艺或者氧化工艺。
73.所述初始栅极结构240包括：位于所述垂直纳米线220表面和所述第二区ii的第一介质材料层230表面的初始栅介质层241，位于所述初始栅介质层表面的初始功函数层242，以及位于所述初始功函数层表面的初始栅电极层243。
74.所述初始栅极结构240为后续形成栅极结构提供材料，所述栅极结构包括栅介质层、位于所述栅介质层表面的功函数层，以及位于所述功函数层表面的栅电极层。所述初始
栅介质层为所述栅介质层提供材料，所述初始功函数层为所述功函数层提供材料，所述初始栅电极层为所述栅电极层提供材料。
75.在本实施例中，所述初始栅介质层的材料为高介电常数(k值大于3.9)的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。在其他实施例中，所述初始栅介质层的材料包括氧化硅。
76.所述初始功函数层的材料包括氮化钛。
77.所述初始栅电极层的材料包括金属材料，例如是钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
78.在本实施例中，所述初始栅电极层的材料为钨。
79.在本实施例中，形成所述初始栅极结构240的方法包括：在所述垂直纳米线220表面和所述第二区ii的第一介质材料层230表面形成栅极结构材料层，所述栅极结构材料层包括，位于所述垂直纳米线220表面和所述第二区ii的第一介质材料层230表面的栅介质材料层(未图示)，位于所述栅介质材料层表面的功函数材料层(未图示)，以及位于所述功函数材料层表面的栅电极材料层(未图示)；在所述栅电极材料层表面形成栅极结构掩膜层，所述栅极结构掩膜层暴露出部分所述第一介质材料层230表面的栅电极材料层；以所述栅极结构掩膜层为掩膜，刻蚀所述栅极结构材料层，直至暴露出所述第一介质材料层230表面。
80.在本实施例中，刻蚀所述栅极结构材料层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
81.在本实施例中，在形成所述初始栅极结构240后，去除所述栅极结构掩膜层。
82.请参考图4，在所述第一区i和第二区ii上形成第一介质层231。
83.形成所述第一介质层231的方法包括：在形成所述初始栅极结构240之后，在所述初始栅极结构240表面，以及所述第一区i和第二区ii的第一介质材料层230表面形成第一掩膜层250；以所述第一掩膜层250为掩膜，刻蚀所述第一介质材料层230，直至暴露出所述源极掺杂材料层210表面。
84.刻蚀所述第一介质材料层230的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
85.在本实施例中，刻蚀所述第一介质材料层230的工艺为湿法刻蚀工艺。
86.在本实施例中，形成所述第一掩膜层250的工艺包括沉积工艺或者旋涂工艺。
87.在本实施例中，所述第一掩膜层250的材料包括有机填充材料。
88.请参考图5，在形成所述源极掺杂材料层210之后，去除所述第二区ii的源极掺杂材料层210，以在所述第一区i的衬底200表面形成源极掺杂层211，并且，在所述源极掺杂层211上形成垂直纳米线220。
89.由于在所述第一区i的衬底200表面形成源极掺杂层211，并且，后续在所述垂直纳米线220侧壁面以及所述第二区ii的衬底200表面形成栅极结构，因此，在垂直于衬底200表面的方向上，减少了所述源极掺杂层211与第二区ii的栅极结构之间的重叠部分，从而，减小了所述栅极结构与所述源极掺杂层211之间形成的寄生电容，进而，提高了半导体结构的性能。
90.具体而言，在本实施例中，在形成所述第一介质层231之后，去除所述第二区ii的源极掺杂材料层210。
91.从而，所述第二区ii的第一介质层231与衬底200之间具有开口232。
92.具体而言，在本实施例中，所述第二区ii的第一介质层231与衬底200之间具有开口232是指，所述第二区ii的第一介质层231与所述缓冲层201之间具有开口232。
93.在本实施例中，所述去除第二区ii的源极掺杂材料层210的方法包括：在形成所述第一介质层231之后，以所述第一掩膜层250为掩膜，刻蚀所述源极掺杂材料层210，直至暴露出所述衬底200表面，以形成初始源极掺杂层(未图示)；在形成所述初始源极掺杂层之后，继续以所述第一掩膜层250为掩膜，刻蚀第二区ii表面的初始源极掺杂层，直至在所述第一介质层231和所述第二区ii的衬底200之间形成所述开口232。
94.需要说明的是，在本实施例中，在形成所述第一介质层231之后，以所述第一掩膜层250为掩膜，刻蚀所述源极掺杂材料层210，直至暴露出所述衬底200表面，是指直至暴露出所述缓冲层201表面。
95.在本实施例中，刻蚀所述初始源极掺杂层210的工艺包括湿法刻蚀工艺。
96.在本实施例中，所述湿法刻蚀工艺的刻蚀液成分包括氢氟酸、过氧化氢和乙酸。
97.所述湿法刻蚀工艺的工艺参数还包括：氢氟酸和过氧化氢的体积比范围为1/3至2/3；氢氟酸和乙酸的体积比范围为1/5至1/2；温度为25摄氏度至95摄氏度。
98.在本实施例中，在形成所述源极掺杂层211之后，去除所述第一掩膜层250。
99.请参考图6，在去除所述第一掩膜层250后，在所述第一介质层231表面、所述衬底200表面以及所述初始栅极结构240侧壁面形成第二介质层260，所述第二介质层260表面低于所述垂直纳米线220顶面。
100.所述第一介质层231和所述第二介质层260构成介质层261，所述介质层261包围后续形成的栅极结构。
101.所述第二介质层260，一方面用于构成介质层261，另一方面，作为后续回刻蚀所述初始栅极结构240时的掩膜层，能够在所述回刻蚀工艺的过程中，保护初始栅极结构240不被刻蚀，减少所述回刻蚀工艺对初始栅极结构240部分造成损伤，从而，形成形貌较好的栅极结构270，以提高半导体结构的性能。
102.在本实施例中，形成所述第二介质层260的工艺包括沉积工艺或者旋涂工艺，所述沉积工艺例如是化学气相沉积工艺或原子层沉积工艺等。
103.所述第二介质层260的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
104.在本实施例中，所述第二介质层260的材料为氧化硅。
105.请参考图7，在形成所述第二介质层260之后，以所述第二介质层260为掩膜，回刻蚀所述初始栅极结构240，直至暴露出所述垂直纳米线220顶面及部分侧壁面，以在所述垂直纳米线220侧壁面以及所述第二区ii衬底200表面形成栅极结构270。
106.具体而言，在本实施例中，所述第二介质层260形成于所述栅极结构270表面，并且，部分所述栅极结构270位于所述第二区ii的第一介质层231表面。
107.所述栅极结构270包括：位于所述垂直纳米线220侧壁面和所述第一介质层230表面的栅介质层271，位于所述栅介质层271表面的功函数层272，以及位于所述功函数层272表面的栅电极层273。
108.在本实施例中，回刻蚀所述初始栅极结构240的工艺包括湿法刻蚀工艺或者干法
刻蚀工艺。
109.在本实施例中，在形成所述栅极结构270后，去除所述阻挡层221。
110.请参考图8，在所述源极掺杂层211表面形成第一电互连结构291，所述第一电互连结构291与所述源极掺杂层211电互连。
111.在本实施例中，还在所述垂直纳米线220上形成第二电互连结构292，所述第二电互连结构292与所述垂直纳米线220电互连。
112.在本实施例中，还在所述第一介质层231表面的栅极结构270上形成第三电互连结构293，所述第三电互连结构293与所述栅极结构270电互连。
113.在本实施例中，在形成所述第一电互连结构291、第二电互连结构292以及第三电互连结构293之前，在所述第二介质层260表面形成第三介质层280，所述第三介质层280表面高于所述垂直纳米线220顶面。
114.在本实施例中，形成所述第三介质层280的工艺包括沉积工艺或者旋涂工艺，所述沉积工艺例如是化学气相沉积工艺或原子层沉积工艺等。
115.所述第三介质层280的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
116.在本实施例中，所述第三介质层280的材料为氧化硅。
117.在本实施例中，形成所述第一电互连结构291的方法包括：在所述介质层和所述第三介质层280内形成第一开口(未图示)，所述第一开口暴露出所述源极掺杂层211表面；在所述第一开口内形成所述第一电互连结构291。
118.在本实施例中，所述第一电互连结构291的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
119.在本实施例中，形成所述第二电互连结构292的方法包括：在所述第三介质层280和所述垂直纳米线220顶部内形成第二开口(未图示)；在所述第二开口内形成所述第二电互连结构292。
120.在本实施例中，所述第二电互连结构292的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
121.在本实施例中，形成所述第三电互连结构293的方法包括：在所述第二介质层260和所述第三介质层280内形成第三开口(未图示)，所述第三开口暴露出所述第一介质层231表面的栅极结构270；在所述第三开口内形成所述第三电互连结构293。
122.在本实施例中，所述第三电互连结构293的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
123.相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图8，包括：衬底200，所述衬底200包括第一区i和第二区ii，以及位于所述第一区i的衬底200表面的源极掺杂层211；位于所述源极掺杂层211上的垂直纳米线220；位于所述垂直纳米线220侧壁面以及所述第二区ii衬底200表面的栅极结构270。
124.由于所述源极掺杂层211位于第一区i的衬底200表面，并且，所述栅极结构270位于所述垂直纳米线220侧壁面以及所述第二区ii的衬底200表面，因此，在垂直于衬底200表面的方向上，减少了与第二区ii衬底200表面的栅极结构270重叠的源极掺杂层211，从而，减小了所述栅极结构270与所述源极掺杂层211之间形成的寄生电容，进而，提高了半导体
结构的性能。
125.所述衬底200的材料为半导体材料。
126.在本实施例中，所述衬底200的材料为硅。
127.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
128.所述源极掺杂层211内具有掺杂离子。
129.当所述栅极结构270用于形成p型器件时，所述源极掺杂层211的材料包括硅、锗或硅锗；所述掺杂离子为p型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
130.当所述栅极结构270用于形成n型器件时，所述源极掺杂层211的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为n型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
131.所述垂直纳米线220的材料为半导体材料。
132.在本实施例中，所述垂直纳米线220的材料为硅。
133.在其他实施例中，所述垂直纳米线的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
134.在本实施例中，所述栅极结构270包括：位于所述垂直纳米线220侧壁面的栅介质层271；位于所述栅介质层271表面和第二区ii衬底200表面的栅电极层273。
135.在本实施例中，所述栅极结构270还包括位于所述栅介质层271和所述栅电极层273之间的功函数层272。
136.在本实施例中，所述栅介质层271的材料为高介电常数(k值大于3.9)的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。在其他实施例中，所述栅介质层的材料包括氧化硅。
137.所述功函数层272的材料包括氮化钛。
138.所述栅电极层273的材料包括金属材料，例如是钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
139.在本实施例中，所述栅电极层273的材料为钨。
140.在本实施例中，所述半导体结构还包括：位于所述衬底200表面和所述源极掺杂层211之间的缓冲层201。
141.在本实施例中，所述缓冲层201的材料与所述源极掺杂层211的材料不同。
142.在本实施例中，所述缓冲层201的材料包括硅锗。
143.在本实施例中，所述半导体结构还包括：位于所述垂直纳米线220顶面的阻挡层221。
144.在本实施例中，所述阻挡层221的材料氮化硅、氮氧化硅和碳氮硼化硅中的至少一种。
145.在本实施例中，所述半导体结构还包括：位于所述源极掺杂层211表面的介质层261，所述介质层261包围所述栅极结构270。
146.在本实施例中，所述介质层261包括：位于第一区i和第二区ii上的第一介质层231，部分所述栅极结构270位于所述第一介质层231表面，并且，在所述第二区ii的衬底200
与所述第一介质层231之间具有开口232。
147.所述第一介质层231的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
148.在本实施例中，所述第一介质层231的材料为氧化硅。
149.在本实施例中，所述介质层261还包括：位于所述第一介质层231表面、所述衬底200表面以及所述栅极结构270表面的第二介质层260，所述第二介质层260表面低于所述垂直纳米线220顶面。
150.所述第二介质层260的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
151.在本实施例中，所述第二介质层260的材料为氧化硅。
152.在本实施例中，所述半导体结构还包括：位于所述源极掺杂层211上的第一电互连结构291，所述第一电互连结构291与所述源极掺杂层211电互连；位于所述垂直纳米线220顶部的第二电互连结构292，所述第二电互连结构292与所述垂直纳米线220电互连；位于所述第二区ii的衬底200表面的栅极结构270上的第三电互连结构293，所述第三电互连结构293与所述栅极结构270电互连。
153.在本实施例中，所述第一电互连结构291的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
154.在本实施例中，所述第二电互连结构292的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
155.在本实施例中，所述第三电互连结构293的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
156.在本实施例中，所述半导体结构还包括位于所述第二介质层260表面的第三介质层280，所述第三介质层280覆盖所述垂直纳米线220侧壁面，并且，所述第三介质层280包围所述第一电互连结构291、第二电互连结构292以及第三电互连结构293。
157.所述第三介质层280的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
158.在本实施例中，所述第三介质层280的材料为氧化硅。
159.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
160.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。