一种I2C主机的数据传输方法、装置、设备及可读介质与流程

一种i2c主机的数据传输方法、装置、设备及可读介质
技术领域
1.本发明涉及数据传输技术领域，尤其涉及一种i2c主机的数据传输方法、装置、设备及可读介质。


背景技术：

2.i2c总线是由philips公司开发的一种简单、双向二线制同步串行总线。它只需要两根线即可在连接于总线上的器件之间传送信息。
3.sda(串行数据线)和scl(串行时钟线)都是双线io(输入输出)线，接口电路为开漏输出，需要通过上拉电阻接电源vcc。当总线空闲时，两根线都是高电平，连接总线的外同器件都是cmos器件，输出级也是开漏电路。在总线上消耗的电流很小。因此，总线上扩展的器件数量主要由电容负载来决定，因为每个器件的总线接口都有一定的等效电容，而线路中电容会影响总线传输速度。当电容过大时，可能造成传输错误。
4.主器件用于启动总线传送数据，并产生时钟以开放传送的器件，此时任何被寻址的器件均被认为是从器件。在总线上主和从、发和收的关系不是恒定的，而取决于此时数据传送方向。如果主器件要发送数据给从器件，则主器件首先寻址从器件，然后主动发送数据至从器件，最后由主器件终止数据传送；如果主器件要接收从器件的数据，首先由主器件寻址从器件，然后主器件接收从器件发送的数据，最后由主器件终止接收过程，在这种情况下，主机负责产生定时时钟和终止数据传送。
5.i2c只能由cpu去找外设索取数据，外设不能主动发送数据给cpu，其中cpu是主器件，外设是从器件。但是cpu不能定期询问外设，因为这样会消耗cpu的计算资源，也消耗电量，且无法进入休眠状态。
6.因此需要外设通知cpu，通过i2c配合的中断信号实现外设要发送数据时向cpu发送中断信号，cpu接收到中断信号再通过i2c读取外设发送的数据。
7.对于低功耗应用的场景、能够触发的外设场景，都是基于i2c配合中断信号实现的。例如电容触摸屏，平时cpu是休眠的，点击一下就可以唤醒系统；例如g
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sensor运动传感器，一旦被晃动了就唤醒cpu。
8.i2c总线接口器件在视频处理、移动通信等领域的应用已经非常普遍。另外，通用的i2c总线接口器件，如带i2c总线的ram、ad、da、lcd驱动器等，也越来越多地应用于计算机及自动控制系统中。
9.然而现有技术的i2c传输机制，大量的中断信号会为主机造成大量的计算资源，效率较低。


技术实现要素：

10.有鉴于此，本发明实施例的目的在于提出一种i2c主机的数据传输方法、装置、设备及可读介质，在主器件端通过对从器件端发送的数据频率进行统计分析，调整各个从器件端超时发送中断的时间，从而动态调整向主器件端发出中断的频率，不仅可以大大提高
主器件端的数据传输效率，还可以提高cpu的执行效率。
11.基于上述目的，本发明实施例的一方面提供了一种i2c主机的数据传输方法，包括以下步骤：接收从器件发送的i2c数据，并将所述i2c数据存储到缓存存储中并开始计时；响应于所述缓存存储中所述i2c数据在预设时间内未被主器件读取，则向所述主器件发送超时中断信号以使所述主器件读取所述i2c数据；响应于所述缓存存储中的i2c数据被所述主器件读取完毕，则重新进行计时；以及统计所述从器件发送的i2c数据的频率，并基于所述频率调整所述预设时间。在一些实施方式中，
12.在一些实施方式中，还包括：监测所述缓存存储中的所述i2c数据的数量，并判断所述缓存存储中的所述i2c数据的数量是否超过预设数值；响应于所述缓存存储中的所述i2c数据的数量超过预设数值，则向主器件发送中断信号以使所述主器件读取所述i2c数据。
13.在一些实施方式中，还包括：响应于所述缓存存储中的i2c数据被所述主器件读取完毕，则重新进行数据统计。
14.在一些实施方式中，还包括：统计所述从器件发送的i2c数据的频率，并基于所述频率设置预设数值。
15.在一些实施方式中，接收从器件发送的i2c数据，并将所述i2c数据存储到缓存存储中包括：解析i2c协议以将从器件发送的串行数据转换成并行数据，并将所述并行数据存储到缓存存储中；其中，所述缓存存储包括fifo缓存存储。
16.在一些实施方式中，统计所述从器件发送的i2c数据的频率，并基于所述频率调整所述预设时间包括：统计单位时间内接收到的i2c数据的数量，判断与上一个单位时间内接收到的i2c数据的数量的差值是否在预设范围内；响应于与上一个单位时间内接收到的i2c数据的数量的差值在预设范围内，则不对所述预设时间进行调整。
17.在一些实施方式中，还包括：响应于与上一个单位时间内接收到的i2c数据的数量的差值不在预设范围内，则进一步比较当前单位时间内接收到的i2c数据的数量与上一单位时间内接收到的i2c数据的数量的大小；响应于当前单位时间内接收到的i2c数据的数量是大于上一单位时间内接收到的i2c数据的数量，则增加时钟频率以使所述预设时间减小；响应于当前单位时间内接收到的i2c数据的数量是小于上一单位时间内接收到的i2c数据的数量，则减少时钟频率以使所述预设时间增大。
18.本发明实施例的另一方面，还提供了一种i2c主机的数据传输装置，包括：第一模块，配置用于接收从器件发送的i2c数据，并将所述i2c数据存储到缓存存储中并开始计时；第二模块，配置用于响应于所述缓存存储中所述i2c数据在预设时间内未被主器件读取，则向所述主器件发送超时中断信号以使所述主器件读取所述i2c数据；第三模块，配置用于响应于所述缓存存储中的i2c数据被所述主器件读取完毕，则重新进行计时；以及第四模块，配置用于统计所述从器件发送的i2c数据的频率，并基于所述频率调整所述预设时间。
19.本发明实施例的再一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行时实现方法的步骤包括：接收从器件发送的i2c数据，并将所述i2c数据存储到缓存存储中并开始计时；响应于所述缓存存储中所述i2c数据在预设时间内未被主器件读取，则向所述主器件发送超时中断信号以使所述主器件读取所述i2c数据；响应于所述缓存存储中的i2c数据被所述
主器件读取完毕，则重新进行计时；以及统计所述从器件发送的i2c数据的频率，并基于所述频率调整所述预设时间。在一些实施方式中，
20.在一些实施方式中，还包括：监测所述缓存存储中的所述i2c数据的数量，并判断所述缓存存储中的所述i2c数据的数量是否超过预设数值；响应于所述缓存存储中的所述i2c数据的数量超过预设数值，则向主器件发送中断信号以使所述主器件读取所述i2c数据。
21.在一些实施方式中，还包括：响应于所述缓存存储中的i2c数据被所述主器件读取完毕，则重新进行数据统计。
22.在一些实施方式中，还包括：统计所述从器件发送的i2c数据的频率，并基于所述频率设置预设数值。
23.在一些实施方式中，接收从器件发送的i2c数据，并将所述i2c数据存储到缓存存储中包括：解析i2c协议以将从器件发送的串行数据转换成并行数据，并将所述并行数据存储到缓存存储中；其中，所述缓存存储包括fifo缓存存储。
24.在一些实施方式中，统计所述从器件发送的i2c数据的频率，并基于所述频率调整所述预设时间包括：统计单位时间内接收到的i2c数据的数量，判断与上一个单位时间内接收到的i2c数据的数量的差值是否在预设范围内；响应于与上一个单位时间内接收到的i2c数据的数量的差值在预设范围内，则不对所述预设时间进行调整。
25.在一些实施方式中，还包括：响应于与上一个单位时间内接收到的i2c数据的数量的差值不在预设范围内，则进一步比较当前单位时间内接收到的i2c数据的数量与上一单位时间内接收到的i2c数据的数量的大小；响应于当前单位时间内接收到的i2c数据的数量是大于上一单位时间内接收到的i2c数据的数量，则增加时钟频率以使所述预设时间减小；响应于当前单位时间内接收到的i2c数据的数量是小于上一单位时间内接收到的i2c数据的数量，则减少时钟频率以使所述预设时间增大。
26.本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
27.本发明具有以下有益技术效果：在主器件端通过对从器件端发送的数据频率进行统计分析，调整各个从器件端超时发送中断的时间，从而动态调整向主器件端发出中断的频率，不仅可以大大提高主器件端的数据传输效率，还可以提高cpu的执行效率。
附图说明
28.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
29.图1为本发明提供的i2c主机的数据传输方法的实施例的示意图；
30.图2为本发明提供的i2c主机的数据传输方法的实施例的接收示意图；
31.图3为本发明提供的i2c主机的数据传输装置的实施例的示意图；
32.图4为本发明提供的计算机设备的实施例的示意图；
33.图5为本发明提供的计算机可读存储介质的实施例的示意图。
具体实施方式
34.为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
35.需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
36.基于上述目的，本发明实施例的第一个方面，提出了i2c主机的数据传输方法的实施例。图1示出的是本发明提供的i2c主机的数据传输方法的实施例的示意图。如图1所示，本发明实施例包括如下步骤：
37.s01、接收从器件发送的i2c数据，并将i2c数据存储到缓存存储中并开始计时；
38.s02、响应于缓存存储中i2c数据在预设时间内未被主器件读取，则向主器件发送超时中断信号以使主器件读取i2c数据；
39.s03、响应于缓存存储中的i2c数据被主器件读取完毕，则重新进行计时；以及
40.s04、统计从器件发送的i2c数据的频率，并基于频率调整预设时间。
41.在本实施例中，i2c的主器件端在接收到从器件发来的数据后，首先将数据存储到fifo中，若收到n(n＝1,2,3
…
)个字节后，便向cpu发起中断，通知cpu进行数据处理。若假定收到的字节少于n个，则通过设定的超时时间向cpu发起中断，通知cpu进行数据处理。在数据传输的过程中，为更高效的传输数据。相对于常规的i2c传输方法，在主器件端通过对从器件端发送的数据频率进行统计分析，调整各个从器件端超时发送中断的时间，从而动态调整向主器件端发出中断的频率，不仅可以大大提高主器件端的数据传输效率，还可以提高cpu的执行效率。
42.在本实施例中，图2示出的是本发明提供的i2c主机的数据传输方法的实施例的接收示意图，如图2所示，包括数据接收模块、fifo缓存模块、预测模块、动态调整模块、超时模块、数据监控模块、中断产生模块和数据发送模块。
43.数据接收模块负责i2c协议的解析，将串行数据转换成并行数据，并将数据存储到fifo缓存模块中去，同时将接收到的数据发往预测模块。
44.fifo缓存模块负责存储接收到的i2c数据，并将fifo缓存模块中的数据状态发送给数据监控模块。
45.预测模块负责接收到数据接收模块发送来的数据后，便统计每个时间单位(如1s)内接收到的数据个数；若跟上一个时间单位内收到的数据个数变化在一定的范围内(比如正负5个之间)，便不向动态调整模块输出时钟调整的信号；若当前时间单位内收到的数据个数比上一个时间段内超过5个，便向动态调整模块输出时钟频率增加的信号；若在当前时间单位内收到的数据个数比上一个时间段内少于5个以上，便向动态调整模块输出时钟频率降低的信号。
46.动态调整模块默认向超时模块输出一定频率的时钟信号(比如1mhz)，若收到预测模块发送来的时钟频率增加信号，便在当前输出时钟频率的基础上增加一个step(比如step＝1khz)；若收到预测模块发送来的时钟频率减少信号，便在当前输出时钟频率的基础上减少一个step(比如step＝1khz)；
47.超时模块便根据动态调整模块传输来的时钟信号进行计时，计时到一定时间(比
如1000ms)后，如果此时数据监控模块显示fifo缓存模块依然有数据未被取走且数据监控模块未接收到一定数量(比如64个)的数据，便向中断产生模块和数据监控模块发出超时中断信号，否则不发送超时中断信号。若再次收到数据监控模块发送来的产生中断标志信号，且未发生超时中断，此时需回到初始状态，待cpu将fifo缓存模块中的数据读走后，重新进行计时。
48.数据监控模块根据fifo缓存模块中发送来的数据状态进行监控，若接收到一定数量(比如64个)的数据后且未收到超时模块发送来的超时信号，便向中断模块发送产生中断的标志；如果未接收到一定数量(比如64个)的数据后，便收到超时模块发送来的超时标志，此时需回到初始状态，待cpu将fifo缓存模块中的数据读走后，便重新进行数据统计。
49.中断产生模块根据数据监控模块和超时模块发送来的产生中断信号，向cpu发出相应的中断。
50.数据发送模块负责若收到cpu发送来的读取fifo缓存数据的命令后，将总线信号转换成fifo接口信号，并将数据发送给cpu。
51.其中，预测模块，动态调整模块，超时模块和数据监控模块中的1s，5个，1mhz，1khz，1000ms和64均为本实施例中预设的数值，可以根据实际情况进行调整设定。
52.在本发明的一些实施例中，还包括：监测缓存存储中的i2c数据的数量，并判断缓存存储中的i2c数据的数量是否超过预设数值；响应于缓存存储中的i2c数据的数量超过预设数值，则向主器件发送中断信号以使主器件读取i2c数据。
53.在本发明的一些实施例中，还包括：响应于缓存存储中的i2c数据被主器件读取完毕，则重新进行数据统计。
54.在本发明的一些实施例中，还包括：统计从器件发送的i2c数据的频率，并基于频率设置预设数值。
55.在本发明的一些实施例中，接收从器件发送的i2c数据，并将i2c数据存储到缓存存储中包括：解析i2c协议以将从器件发送的串行数据转换成并行数据，并将并行数据存储到缓存存储中；其中，缓存存储包括fifo缓存存储。
56.在本发明的一些实施例中，统计从器件发送的i2c数据的频率，并基于频率调整预设时间包括：统计单位时间内接收到的i2c数据的数量，判断与上一个单位时间内接收到的i2c数据的数量的差值是否在预设范围内；响应于与上一个单位时间内接收到的i2c数据的数量的差值在预设范围内，则不对预设时间进行调整。
57.在本发明的一些实施例中，还包括：响应于与上一个单位时间内接收到的i2c数据的数量的差值不在预设范围内，则进一步比较当前单位时间内接收到的i2c数据的数量与上一单位时间内接收到的i2c数据的数量的大小；响应于当前单位时间内接收到的i2c数据的数量是大于上一单位时间内接收到的i2c数据的数量，则增加时钟频率以使预设时间减小；响应于当前单位时间内接收到的i2c数据的数量是小于上一单位时间内接收到的i2c数据的数量，则减少时钟频率以使预设时间增大。
58.需要特别指出的是，上述i2c主机的数据传输方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于i2c主机的数据传输方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在实施例之上。
59.基于上述目的，本发明实施例的第二个方面，提出了一种i2c主机的数据传输装
置。图2示出的是本发明提供的i2c主机的数据传输装置的实施例的示意图。如图2所示，本发明实施例包括如下模块：第一模块s11，配置用于接收从器件发送的i2c数据，并将i2c数据存储到缓存存储中并开始计时；第二模块s12，配置用于响应于缓存存储中i2c数据在预设时间内未被主器件读取，则向主器件发送超时中断信号以使主器件读取i2c数据；第三模块s13，配置用于响应于缓存存储中的i2c数据被主器件读取完毕，则重新进行计时；以及第四模块s14，配置用于统计从器件发送的i2c数据的频率，并基于频率调整预设时间。
60.基于上述目的，本发明实施例的第三个方面，提出了一种计算机设备。图3示出的是本发明提供的计算机设备的实施例的示意图。如图3所示，本发明实施例包括如下装置：至少一个处理器s21；以及存储器s22，存储器s22存储有可在处理器上运行的计算机指令s23，指令由处理器执行时实现方法的步骤包括：接收从器件发送的i2c数据，并将i2c数据存储到缓存存储中并开始计时；响应于缓存存储中i2c数据在预设时间内未被主器件读取，则向主器件发送超时中断信号以使主器件读取i2c数据；响应于缓存存储中的i2c数据被主器件读取完毕，则重新进行计时；以及统计从器件发送的i2c数据的频率，并基于频率调整预设时间。在本发明的一些实施例中，
61.在本发明的一些实施例中，还包括：监测缓存存储中的i2c数据的数量，并判断缓存存储中的i2c数据的数量是否超过预设数值；响应于缓存存储中的i2c数据的数量超过预设数值，则向主器件发送中断信号以使主器件读取i2c数据。
62.在本发明的一些实施例中，还包括：响应于缓存存储中的i2c数据被主器件读取完毕，则重新进行数据统计。
63.在本发明的一些实施例中，还包括：统计从器件发送的i2c数据的频率，并基于频率设置预设数值。
64.在本发明的一些实施例中，接收从器件发送的i2c数据，并将i2c数据存储到缓存存储中包括：解析i2c协议以将从器件发送的串行数据转换成并行数据，并将并行数据存储到缓存存储中；其中，缓存存储包括fifo缓存存储。
65.在本发明的一些实施例中，统计从器件发送的i2c数据的频率，并基于频率调整预设时间包括：统计单位时间内接收到的i2c数据的数量，判断与上一个单位时间内接收到的i2c数据的数量的差值是否在预设范围内；响应于与上一个单位时间内接收到的i2c数据的数量的差值在预设范围内，则不对预设时间进行调整。
66.在本发明的一些实施例中，还包括：响应于与上一个单位时间内接收到的i2c数据的数量的差值不在预设范围内，则进一步比较当前单位时间内接收到的i2c数据的数量与上一单位时间内接收到的i2c数据的数量的大小；响应于当前单位时间内接收到的i2c数据的数量是大于上一单位时间内接收到的i2c数据的数量，则增加时钟频率以使预设时间减小；响应于当前单位时间内接收到的i2c数据的数量是小于上一单位时间内接收到的i2c数据的数量，则减少时钟频率以使预设时间增大。
67.本发明还提供了一种计算机可读存储介质。图4示出的是本发明提供的计算机可读存储介质的实施例的示意图。如图4所示，计算机可读存储介质存储s31有被处理器执行时执行如上方法的计算机程序s32。
68.最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，i2c主机的数据传输方法的程序
可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(rom)或随机存储记忆体(ram)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
69.此外，根据本发明实施例公开的方法还可以被实现为由处理器执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被处理器执行时，执行本发明实施例公开的方法中限定的上述功能。
70.此外，上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。
71.本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
72.在一个或多个示例性设计中，功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则可以将功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质来传送。计算机可读介质包括计算机存储介质和通信介质，该通信介质包括有助于将计算机程序从一个位置传送到另一个位置的任何介质。存储介质可以是能够被通用或专用计算机访问的任何可用介质。作为例子而非限制性的，该计算机可读介质可以包括ram、rom、eeprom、cd
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rom或其它光盘存储设备、磁盘存储设备或其它磁性存储设备，或者是可以用于携带或存储形式为指令或数据结构的所需程序代码并且能够被通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外，任何连接都可以适当地称为计算机可读介质。例如，如果使用同轴线缆、光纤线缆、双绞线、数字用户线路(dsl)或诸如红外线、无线电和微波的无线技术来从网站、服务器或其它远程源发送软件，则上述同轴线缆、光纤线缆、双绞线、dsl或诸如红外线、无线电和微波的无线技术均包括在介质的定义。如这里所使用的，磁盘和光盘包括压缩盘(cd)、激光盘、光盘、数字多功能盘(dvd)、软盘、蓝光盘，其中磁盘通常磁性地再现数据，而光盘利用激光光学地再现数据。上述内容的组合也应当包括在计算机可读介质的范围内。
73.以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
74.应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
75.上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
76.本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介
质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
77.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。