半导体器件及其控制方法、存算装置、存储系统与流程

本技术实施例涉及计算机信息技术，涉及但不限于一种半导体器件及其控制方法、存算装置、存储系统。

背景技术：

1、在经典冯·诺依曼计算体系结构中，存储器与处理器是分离的，两者之间通过数据总线进行数据传输。执行命令时，处理器先从存储器中读取数据，处理完之后，再把更新后的数据写回存储器中，数据频繁搬移带来巨大的功耗与时间开销；另外由于存储器带宽有限，使得处理器处理速度受限于存储器的访问速度，极大地影响计算性能。随着存算一体架构的发展，海量数据的处理对存储单元阵列的读取数据的精准度的要求越来越高。

技术实现思路

1、有鉴于此，本技术实施例提供一种半导体器件及其控制方法、存算装置、存储系统，能够降低存储串的电流的偏差或降低相邻存储串之间的电流差异，提高存储串上通过电流的稳定性，提高存内计算的精准度。

2、本技术实施例的技术方案是这样实现的：

3、第一方面，本技术实施例提供了一种半导体器件。半导体器件包括存储单元阵列和外围电路。存储单元阵列包括多个存储串；所述多个存储串中的至少一个存储串包括耦接的多个第一存储单元和多个第二存储单元。所述多个第二存储单元耦接的字线包括第一部分以及第二部分。

4、外围电路，被配置为：对多个所述第一存储单元执行编程操作后，对与所述存储串的所述多个第一存储单元中的一个第一存储单元耦接的字线施加第一读取电压，对所述第一部分字线施加第一通过电压，对所述第二部分字线施加第二通过电压；所述第二通过电压与所述第一通过电压不同。获取所述存储串的一端耦接的信号线上的电流以及所述存储串上的电流在目标电流范围内。

5、在一些示例中，所述多个存储串的多个第二存储单元被配置为具有编程态与擦除态。所述第一部分字线中，处于擦除态的所述第二存储单元的数量与处于编程态的所述第二存储单元的数量的比值为第一比值。所述第二部分字线中，处于擦除态的所述第二存储单元的数量与处于编程态的所述第二存储单元的数量的比值为第二比值。所述第一比值大于所述第二比值，所述第一通过电压小于所述第二通过电压。

6、在一些示例中，所述多个第二存储单元耦接的字线还包括第三部分至第n部分，所述n为大于或等于3的正整数。所述外围电路被配置为：对不同部分字线施加不同的通过电压。

7、在一些示例中，多个部分字线耦接的所述第二存储单元中，处于擦除态的第二存储单元的数量与处于编程态的第二存储单元的数量的比值越大的部分字线，对应施加的通过电压越小。

8、在一些示例中，不同部分字线中，处于擦除态的所述第二存储单元的数量与处于编程态的所述第二存储单元的数量的比值不同。

9、在一些示例中，所述外围电路被配置为：基于所述存储串上的电流不在所述目标电流范围内，对所述存储串上处于擦除态的至少部分所述第二存储单元进行编程操作。

10、在一些示例中，所述第二存储单的编程态包括处于连续的不同阈值电压范围的多个阈值电压水平。所述外围电路被配置为：编程所述存储串上不同的所述第二存储单元的阈值电压水平不同。

11、在一些示例中，所述外围电路被配置为：在对所述存储串上的至少部分所述第二存储单元进行编程操作后，对所述第一部分字线施加所述第一通过电压，对所述第二部分字线施加所述第二通过电压，所述存储串的电流处于目标电流范围。

12、或，对所述第一部分字线施加所述第一通过电压，对所述第二部分字线施加所述第二通过电压后，在对所述存储串上的至少部分所述第二存储单元进行编程操作，所述第二存储单元的阈值电压水平处于目标阈值电压水平；所述目标阈值电压水平表征满足所述目标电流范围的所述第二存储单元的编程态。

13、在一些示例中，所述外围电路被配置为：响应于所述存储串上的电流不在所述目标电流范围，对所述第一部分字线施加第一子通过电压，对所述第二部分字线施加第二子通过电压；所述第二子通过电压与所述第二通过电压不同，所述第一子通过电压与所述第一通过电压不同。

14、在一些示例中，所述外围电路被配置为：响应于所述存储串上的电流处于目标电流范围，对与所述存储串的所述多个第一存储单元中的一个第一存储单元耦接的字线施加第二读取电压，并对所述第一部分字线施加所述第一通过电压，对所述第二部分字线施加所述第二通过电压。获取所述存储串的一端耦接的信号线上的电流，以得到模拟计算信息。

15、在一些示例中，所述外围电路被配置为：在所述存储串的一个所述第一存储单元耦接的字线施加第二读取电压的同一时期，对其余所述第一存储单元耦接的字线施加第一导通电压，对与所述存储串耦接的顶部选择栅线施加第二导通电压，以获取所述存储串的一端耦接的信号线上的电流。

16、在一些示例中，所述存储串的一端耦接的信号线包括公共源极线或位线。

17、上述半导体器件中，基于存储单元阵列包括两种不同功能目的的存储单元，例如，第一存储单元用于存储权重并参与存内计算，第二存储单元用于调节所在存储串的电流，提高计算第一存储单元的数据的精准度。具体的，根据一个存储串的电流不在目标电流范围内或者多个存储串的电流差值超出一定范围(即由于感测位线上的电流实际是多个存储串的电流之和，即使一个存储串的电流满足目标电流范围，相邻存储串的电流差异较大也会影响感测电流的精度)，可以设置与第二存储单元耦接的字线的不同部分字线施加不同的通过电压例如，可以设置对第一部分字线施加第一通过电压，对第二部分字线施加第二通过电压(第一通过电压与第二通过电压不同)，调节存储串上通过的电流，且可以调节不同部分的字线上施加的通过电压的电压值，直至存储串的电流值处于目标电流范围，能够通过实时检测以实现动态调节，实现提高存储串上通过电流的稳定性，提高存储单元阵列的存内计算精度的目的。而且，通过对第二存储单元耦接的字线上施加不同的通过电压，能够减少编程第二存储单元的操作次数，减少调节存储串的电流的时间，降低操作复杂性，

18、第二方面，本技术实施例提供了一种存算装置。存算装置包括：一个或多个上述任一示例提供的半导体器件，和处理电路。

19、所述半导体器件被配置为：对权重信息和输入数据执行第一运算以获得模拟计算信息。

20、处理电路与所述半导体器件耦接；所述处理电路被配置为：基于所述模拟计算信息，确定运算结果。

21、在一些示例中，所述处理电路包括：控制电路，模数转换电路和数据处理电路。

22、控制电路与所述半导体器件耦接，所述控制电路被配置为：控制所述半导体器件执行所述第一运算。模数转换电路与所述半导体器件耦接，被配置为将所述模拟计算信息转换为数字信息。数据处理电路与所述模数转换电路，被配置为对所述数字信息执行第二运算，以确定所述运算结果。

23、上述存算装置包括上述任一示例提供的半导体器件。存算装置的有益效果与上述任一示例提供的半导体器件的有益效果相同，在此不再赘述。

24、第三方面，本技术实施例提供了一种存储系统。存储系统包括一个或多个存算装置和存储器控制器，存储器控制器被配置为控制所述一个或多个存算装置。

25、上述存储系统包括上述任一示例提供的存算装置。存储系统的有益效果与上述任一示例提供的存算装置的有益效果相同，在此不再赘述。

26、第四方面，本技术实施例提供了一种半导体器件的控制方法。所述半导体器件包括存储单元阵列，所述存储单元阵列包括多个存储串，所述多个存储串中的一个存储串包括连接的多个第一存储单元和多个第二存储单元；所述多个第二存储单元耦接的字线包括第一部分以及第二部分。

27、所述控制方法包括：对多个所述第一存储单元执行编程操作后，对与所述存储串的所述多个第一存储单元中的一个第一存储单元耦接的字线施加第一读取电压，对所述第一部分字线施加第一通过电压，对所述第二部分字线施加第二通过电压；所述第二通过电压与所述第一通过电压不同。获取所述存储串的一端耦接的信号线上的电流，以及所述存储串上的电流在目标电流范围内。

28、在一些示例中，所述多个存储串的多个第二存储单元被配置为具有编程态与擦除态。

29、所述控制方法包括：获取所述第一部分字线中，处于擦除态的所述第二存储单元的数量与处于编程态的所述第二存储单元的数量的比值为第一比值。获取所述第二部分字线中，处于擦除态的所述第二存储单元的数量与处于编程态的所述第二存储单元的数量的比值为第二比值。对所述第一部分的字线施加所述第一通过电压，对所述第二部分的字线施加所述第二通过电压；其中，所述第一比值大于所述第二比值，所述第一通过电压小于所述第二通过电压。

30、在一些示例中，所述多个第二存储单元耦接的字线还包括第三部分至第n部分，所述n为大于或等于3的正整数。所述控制方法包括：对不同部分的字线施加不同的通过电压。

31、在一些示例中，所述控制方法包括：响应于所述存储串上的电流不在所述目标电流范围内，对所述存储串上处于擦除态的至少部分所述第二存储单元进行编程操作。其中，不同部分字线中，处于擦除态的所述第二存储单元的数量与处于编程态的所述第二存储单元的数量的比值不同。

32、在一些示例中，所述控制方法包括：响应于所述存储串上的电流处于所述目标电流范围，对与所述存储串的所述多个第一存储单元中的一个第一存储单元耦接的字线施加第二读取电压，并对所述第一部分字线施加所述第一通过电压，对所述第二部分字线施加所述第二通过电压。获取所述存储串的一端耦接的信号线上的电流，以得到模拟计算信息。

33、在一些示例中，所述控制方法包括：在所述存储串的一个所述第一存储单元耦接的字线施加第二读取电压的时期，对其余所述第一存储单元耦接的字线施加第一导通电压，对与所述存储串耦接的顶部选择栅线施加第二导通电压，以获取所述存储串的一端耦接的信号线上的电流。

34、上述半导体器件的控制方法用于驱动上述任一示例提供的半导体器件。半导体器件的控制方法的有益效果与上述任一示例提供的半导体器件的有益效果相同，在此不再赘述。