半导体器件的制造方法以及等离子体处理方法与流程

本公开涉及半导体器件的制造方法以及等离子体处理方法，特别涉及半导体基板上的图案形成的制造方法以及处理方法。

背景技术：

1、在半导体工艺中，近年来，为了有效利用芯片面积，需要用于从半导体芯片的背面供给电力的加工技术。在被称为背面接触（bsc）的背面电源供给技术中，从芯片背面侧布线电源线，相对于各晶体管的外延源极或漏极区域实现接触。作为该接触用的沟槽加工工艺，从抑制对掩模顶部的损伤、沟槽的垂直加工的观点出发，认为从掩模顶部向掩模顶部角部（corner）的保护膜形成和通过该保护膜的干蚀刻是有效的工艺。

2、作为从掩模顶部向掩模顶部角部的保护膜形成方法，在专利文献1中公开了通过保护膜的通孔接触图案形成方法，在图案上部形成厚膜的保护膜后，通过从开口部进行各向异性蚀刻，去除沉积在底部以及侧壁上的保护膜，形成从掩模顶部沉积到掩模顶部角部的保护膜。

3、在专利文献2中，通过原子层沉积法（ald）或组合了成膜气体的吸附阻碍剂和化学气相沉淀法（cvd）的成膜方法，形成相对于掩模顶部方向厚膜化的保护膜。

4、现有技术文献

5、专利文献

6、专利文献1：美国专利申请公开第2022/0051975号说明书

7、专利文献2：美国专利申请公开第2020/0279757号说明书

技术实现思路

1、发明要解决的课题

2、在专利文献1所公开的技术中，经由厚膜的上部保护膜进行各向异性蚀刻来去除沉积于侧壁的保护膜。因此，推测存在如下课题：上部保护膜越是厚膜化，上述侧壁保护膜越不能被充分地去除，难以在掩模顶部和掩模顶部角部形成保护膜。

3、在专利文献2所公开的方法中，在以往的ald中，覆盖率的控制性良好，但存在成膜速度慢的问题（成膜速度与覆盖率成为折衷的关系）。进而，ald中通常使用的氨基硅烷系的气体种类即使在常温下反应性也高，存在容易成为异物的问题。另外，在使用了cvd的保护膜形成方法中，对吸附阻碍剂的基底膜、成膜气体种类的组合有限制，存在未必能够利用合适的吸附阻碍剂的课题。

4、本公开解决上述现有技术的课题，提供能够在形成于被加工膜（被蚀刻膜）上的成为硬掩模的图案的掩模顶部以及掩模顶部角部周边区域选择性地形成保护膜的技术（半导体器件的制造方法以及等离子体处理方法）。

5、用于解决课题的手段

6、为了解决上述的现有技术的课题，本公开的一个实施方式的技术包括：第一步骤，在将被处理基板载置于真空处理室的内部的载置台上的状态下，在形成于被蚀刻膜上的硬掩模形成保护膜，该被处理基板被施加了包括被蚀刻膜以及成为硬掩模的被保护膜层的图案；第二步骤，在第一步骤之后，相对于硬掩模的上部的保护膜以及硬掩模的侧壁的保护膜选择性地去除形成于被蚀刻膜上的含有碳元素的保护膜；第三步骤，在第二步骤之后，在保护膜上形成sin膜；第四步骤，在第三步骤之后，相对于形成于所述硬掩模的上部的保护膜的sin膜选择性地去除形成于硬掩模的侧壁的保护膜的sin膜以及被蚀刻膜上的sin膜；以及第五步骤，在第四步骤之后，对被蚀刻膜进行等离子体蚀刻。

7、发明效果

8、根据本公开，保护膜为包含含有碳的第一保护膜和sin膜的第二保护膜的层叠膜，接着，进行各向同性蚀刻。由此，能够提供可以将上述保护层从掩模顶部选择性地形成于掩模顶部角部周边区域的技术。

1.一种半导体器件的制造方法，其特征在于，

2.根据权利要求1所述的半导体器件的制造方法，其特征在于，

3.根据权利要求1所述的半导体器件的制造方法，其特征在于，

4.根据权利要求3所述的半导体器件的制造方法，其特征在于，

5.根据权利要求1所述的半导体器件的制造方法，其特征在于，

6.根据权利要求1所述的半导体器件的制造方法，其特征在于，

7.一种等离子体处理方法，其特征在于，