半导体器件、制备方法、功率模块、转换电路和车辆与流程
本技术涉及半导体，尤其涉及一种半导体器件、制备方法、功率模块、转换电路和车辆。
背景技术：
1、作为第三代半导体材料的代表，碳化硅(sic)具有优良的物理和电学特性。相比硅材料，sic材料禁带宽度大，具有击穿电场高、热导率高、电子饱和速率高、抗辐射能力强等优势，因此采用sic材料制备的半导体器件不仅能在更高的温度下稳定运行，还适用于高电压、高频率场景。
2、sic mosfet（metal-oxide-semiconductor field-effect transistor，金属-氧化物-半导体场效应晶体管）经历了由平面型到沟槽型的过程，通过改进栅结构，电流在栅上的流向由平面变为了垂直方向。沟槽型半导体器件具有元胞尺寸小、电流密度大等优点；为进一步优化器件的电场分布与可靠性，现有技术中通常在栅极沟槽的一侧侧壁及部分底部，通过离子注入工艺形成一种半包覆型的p+区01，作为电场屏蔽结构（可参考图1所示的现有结构），以缓解栅极底部的电场集中问题，进而防止栅极氧化层02被击穿。然而，尽管现有沟槽型sic mosfet结构（包括引入上述p+屏蔽区的结构）已取得一定进步，但仍存在若干关键技术问题亟待解决，如：栅极沟槽底部仍存在较大的电场集中效应，局部电场强度偏大，导致栅极氧化层易发生击穿失效，限制了器件的耐压能力和可靠性；而且，器件的导通电阻（ron）与击穿电压（bv）之间难以实现良好的折中平衡，导通电阻普遍偏大，影响了器件的导通损耗和整体效率。
3、因此，如何在保持对栅极沟槽电场屏蔽效果的同时，优化导通电阻与击穿电压的折中关系，成为本领域技术人员亟待解决的技术问题。
技术实现思路
1、本技术实施例提供了一种半导体器件、制备方法、功率模块、转换电路和车辆，以在保持对栅极沟槽电场屏蔽效果的同时，优化导通电阻与击穿电压的折中关系。
2、根据本技术的一方面，提供了一种半导体器件，包括：
3、半导体本体，包括相对设置的第一表面和第二表面；所述半导体本体还包括阱区和源区；所述源区设置为第一导电类型且位于所述第一表面，所述阱区设置为第二导电类型且位于所述源区远离所述第一表面的一侧；所述第一导电类型和所述第二导电类型不同，所述第一表面设置有沟槽；所述半导体本体还包括第二区域、第三区域和连接区，均设置为第二导电类型，所述第二区域位于所述第一表面，且位于所述源区远离所述沟槽的一侧；所述第三区域位于所述阱区靠近所述第二表面一侧的表面；所述连接区位于所述第二区域与所述第三区域之间，且与所述第二区域以及所述第三区域接触；所述半导体本体还包括设置为第一导电类型的第四区域和漂移区，所述漂移区位于所述第三区域靠近所述第二表面一侧的表面，所述第四区域位于所述沟槽的底部，且与所述漂移区接触；其中，所述第四区域的离子浓度大于所述漂移区的离子浓度，所述连接区的离子浓度大于所述阱区的离子浓度；
4、栅极，位于所述沟槽中；
5、源极，位于所述第一表面；
6、漏极，位于所述第二表面。
7、可选的，所述沟槽到所述第二表面的距离，大于所述阱区到所述第二表面的距离；
8、沿着所述第一表面指向所述第二表面的方向，所述第四区域依次与所述阱区、所述第三区域和所述漂移区接触；其中，与所述第三区域接触的第四区域的最小宽度，小于与所述阱区接触的第四区域的最大宽度，且小于与所述漂移区接触的第四区域的最大宽度。
9、可选的，所述连接区的至少部分区间段相对于所述第二表面倾斜设置，且倾斜方向与所述半导体本体的主轴晶向互相平行。
10、可选的，所述半导体本体还包括位于所述第一表面与所述第二表面之间的侧壁表面，所述侧壁表面包括主定位面；所述主定位面为一平直切削面，且所述主定位面相对于所述半导体本体的圆形轮廓呈弦切状；
11、所述第二区域与所述沟槽在所述第二表面上的正投影均沿第一方向延伸，所述第一方向垂直于所述主定位面；
12、所述连接区在所述第二表面上的正投影沿所述第一方向延伸；在所述第一方向上，全部所述连接区相对于所述第二表面倾斜设置，且倾斜方向与所述半导体本体的主轴晶向互相平行。
13、可选的，所述半导体本体还包括位于所述第一表面与所述第二表面之间的侧壁表面，所述侧壁表面包括主定位面；所述主定位面为一平直切削面，且所述主定位面相对于所述半导体本体的圆形轮廓呈弦切状；
14、所述第二区域与所述沟槽在所述第二表面上的正投影均沿第二方向延伸，所述第二方向平行于所述主定位面；
15、所述连接区在所述第二表面上的正投影沿所述第二方向延伸；在所述第二方向上，所述连接区的两个端部相对于所述第二表面倾斜设置，且倾斜方向与所述半导体本体的主轴晶向互相平行；所述两个端部之间的连接区相对于所述第二表面垂直设置。
16、可选的，所述第二区域在所述沟槽的正投影的延伸方向上连续延伸，所述连接区在所述沟槽的正投影的延伸方向上连续延伸；
17、或者，所述第二区域在所述沟槽的正投影的延伸方向上包括多个间隔设置的第二子区，在所述沟槽的同一侧，相邻的两个第二子区之间由所述源区间隔；所述连接区在所述沟槽的正投影的延伸方向上包括多个间隔设置的连接子区，在所述沟槽的同一侧，相邻的两个连接子区之间由所述阱区间隔。
18、可选的，所述半导体本体的材料包括sic；所述半导体本体的主轴晶向为[0001]方向；
19、其中，所述半导体本体的主轴晶向与垂直于所述第二表面的方向之间的夹角为4°，且所述主定位面与所述半导体本体的[11-20]晶向平行。
20、可选的，所述半导体本体包括：
21、衬底，设置为所述第一导电类型；
22、第一外延层，设置为所述第一导电类型，且位于所述衬底的一侧；
23、第二外延层，设置为所述第二导电类型，且位于所述第一外延层远离所述衬底的一侧；
24、第三外延层，设置为所述第二导电类型，且位于所述第二外延层远离所述衬底的一侧；
25、其中，所述漂移区设置在所述第一外延层；所述第三区域设置在所述第二外延层；所述阱区和所述源区设置在所述第三外延层；所述连接区至少设置在所述第三外延层；
26、所述沟槽贯穿部分厚度的所述第三外延层。
27、可选的，所述半导体本体还包括第五区域，设置为第二导电类型且位于所述第一外延层；所述第五区域在所述第二表面的正投影与所述第三区域在所述第二表面上的正投影至少部分重叠；所述第五区域用于形成超结结构或者半超结结构。
28、根据本技术的另一方面，提供了一种半导体器件的制备方法，用于制备本技术任一实施例所述的半导体器件，包括：
29、形成半导体本体，并在所述半导体本体的第一表面形成沟槽；所述半导体本体包括相对设置的第一表面和第二表面；所述半导体本体还包括阱区和源区；所述源区设置为第一导电类型且位于所述第一表面，所述阱区设置为第二导电类型且位于所述源区远离所述第一表面的一侧；所述第一导电类型和所述第二导电类型不同，所述第一表面设置有沟槽；所述半导体本体还包括第二区域、第三区域和连接区，均设置为第二导电类型，所述第二区域位于所述第一表面，且位于所述源区远离所述沟槽的一侧；所述第三区域位于所述阱区靠近所述第二表面一侧的表面；所述连接区位于所述第二区域与所述第三区域之间，且与所述第二区域以及所述第三区域接触；所述半导体本体还包括设置为第一导电类型的第四区域和漂移区，所述漂移区位于所述第三区域靠近所述第二表面一侧的表面，所述第四区域位于所述沟槽的底部，且与所述漂移区接触；其中，所述第四区域的离子浓度大于所述漂移区的离子浓度，所述连接区的离子浓度大于所述阱区的离子浓度；
30、在所述沟槽中形成栅极；
31、在所述第一表面形成源极；
32、在所述第二表面形成漏极。
33、可选的，形成半导体本体，并在所述半导体本体的第一表面形成沟槽，包括：
34、提供衬底；
35、在所述衬底的一侧形成第一外延层，所述第一外延层设置为第一导电类型，所述第一外延层用于形成所述漂移区；
36、在所述第一外延层远离所述衬底的一侧形成第二外延层；所述第二外延层设置为第二导电类型，所述第二外延层用于形成所述第三区域；
37、在所述第二外延层远离所述衬底的一侧形成第三外延层，所述第三外延层设置为第二导电类型，所述第三外延层中的离子浓度小于所述第二外延层中的离子浓度；
38、在所述第三外延层远离所述衬底一侧的表面形成所述第二区域；
39、沿着所述半导体本体的晶体主轴方向进行第二导电类型离子的注入，形成位于所述第二区域与所述第三区域之间的连接区；
40、在所述第三外延层远离所述衬底一侧的表面形成源区；所述第三外延层中所述源区、所述第二区域以及所述连接区外的区域用于形成所述阱区；
41、在所述第一表面形成贯穿所述源区和部分所述阱区的沟槽；
42、在所述沟槽的底部形成所述第四区域。
43、可选的，所述在所述第三外延层中形成所述第二区域，包括：
44、在所述第三外延层远离所述衬底一侧的表面形成第一掩膜层，并对所述第一掩膜层进行图案化；图案化后的所述第一掩膜层包括至少一个第一开口，所述第一开口的延伸方向与所述半导体本体的主定位面垂直或者平行；其中所述主定位面为一平直切削面，且所述主定位面相对于所述半导体本体的圆形轮廓呈弦切状；
45、基于图案化后的第一掩膜层，在所述第三外延层中形成连续延伸的所述第二区域；
46、所述沿着所述半导体本体的晶体主轴方向进行第二导电类型离子的注入，形成位于所述第二区域与所述第三区域之间的连接区，包括：
47、在所述第一开口的侧壁形成侧墙，以形成宽度小于所述第一开口的第二开口；
48、基于图案化后的所述第一掩膜层以及所述侧墙，沿着所述半导体本体的晶体主轴方向进行第二导电类型离子的注入，在所述第二区域与所述第三区域之间形成连续延伸的连接区。
49、可选的，所述在所述第三外延层中形成所述第二区域，包括：
50、在所述第三外延层远离所述衬底一侧的表面形成第一掩膜层，并对所述第一掩膜层进行图案化；图案化后的所述第一掩膜层包括至少一个第三开口集，所述第三开口集包括多个依次排布的第三开口，所述第三开口集中第三开口的排布方向与所述半导体本体的主定位面垂直或者平行；其中所述主定位面为一平直切削面，且所述主定位面相对于所述半导体本体的圆形轮廓呈弦切状；
51、基于图案化后的第一掩膜层，在所述第三外延层中形成包括多个间隔设置的第二子区的第二区域；
52、所述沿着所述半导体本体的晶体主轴方向进行第二导电类型离子的注入，形成位于所述第二区域与所述第三区域之间的连接区，包括：
53、在所述第三开口的侧壁形成侧墙，以形成宽度小于所述第三开口的第四开口；
54、基于图案化后的所述第一掩膜层以及所述侧墙，沿着所述半导体本体的晶体主轴方向进行第二导电类型离子的注入，在所述第二区域与所述第三区域之间形成包括多个间隔设置的连接子区的连接区。
55、根据本技术的另一方面，提供了一种功率模块，包括基板与至少一个如本技术任一实施例所述的半导体器件，所述基板用于承载所述半导体器件。
56、根据本技术的另一方面，提供了一种功率转换电路，所述功率转换电路用于电流转换、电压转换、功率因数校正中的一个或多个；
57、所述功率转换电路包括电路板以及至少一个如本技术任一实施例所述的半导体器件，所述半导体器件与所述电路板电连接。
58、根据本技术的另一方面，提供了一种车辆，包括负载以及如本技术任一实施例所述的功率转换电路，所述功率转换电路用于将交流电转换为直流电、将交流电转换为交流电、将直流电转换为直流电或者将直流电转换为交流电后，输入到所述负载。
59、本技术实施例提供的技术方案，通过在阱区靠近第二表面一侧的表面设置第三区域（例如p型埋层），并使其面积增大，能够有效扩展电场调制范围，从而显著降低沟槽底部的电场集中程度，提高栅极氧化层的击穿耐受性；同时，在沟槽底部设置离子浓度高于漂移区的第四区域（例如n型导流区），为载流子提供了低电阻的导通路径，从而在不显著影响击穿电压的前提下有效降低了器件的导通电阻（ron），改善了导通电阻与击穿电压之间的折中关系；此外，由于阱区浓度较低导致其电阻偏大，使得第三区域（例如p型埋层）容易处于浮空状态，本技术通过设置位于第二区域与第三区域之间的连接区，利用其高于阱区的离子浓度形成低电阻连接通道，使第三区域能够通过该连接区与第二区域实现良好接地，当器件发生雪崩时，雪崩电流可直接经由低电阻路径泄放，避免电流流经高电阻阱区而引发寄生效应，从而显著提升了器件的雪崩耐受能力和长期工作可靠性；由此，本技术通过上述区域协同作用，在优化器件电场分布、降低导通损耗的同时，有效增强了器件的雪崩耐受能力和使用寿命。
60、应当理解，本部分所描述的内容并非旨在标识本技术的实施例的关键或重要特征，也不用于限制本技术的范围。本技术的其它特征将通过以下的说明书而变得容易理解。