一种基于TDC的自适应均衡校准系统

本发明属于模拟集成电路，特别涉及一种基于tdc的自适应均衡校准系统。

背景技术：

1、数据均衡处理是高速信号接受器的重要部分。由于数据传输通道是一个低通模型，因此高频部分的信号会在传输过程中衰减严重。

2、对于传统高速信号接收机而言，为了保证数据信号有好的均衡效果，均衡系统需要多级均衡器对数据信号进行均衡处理。为了正确校准均衡器的均衡水平，使之不会出现欠均衡和过均衡的情况，还需要判决器以及比较反馈回路构成闭环回路来进行判别反馈，最终获得完整可用于后级处理的cmos数据信号。

3、然而，传统高速信号接收机中的自适应均衡校准系统复杂且功耗大，特别是在接收机的系统时钟是从数据中恢复出来的情况，由于时钟精度差，均衡校准系统自适应更加困难。

技术实现思路

1、针对传统高速信号接收机中的自适应均衡校准系统复杂、功耗大且自适应困难的问题，本发明提供了一种基于tdc的自适应均衡校准系统，具有结构简单、功耗低、自适应容易的优点。

2、一种基于tdc的自适应均衡校准系统，包括afe模块、cdr模块、tdc模块和数字校准逻辑模块四个模块。

3、所述afe模块对输入数据信号进行放大、均衡与判决处理，该模块有两个输入端口和一个输出端口。一个输入端口接外部输入的数据信号；另一输入端口接数字校准逻辑模块输出的均衡控制码字，通过均衡控制码字对afe模块中均衡电路的均衡强度进行控制；其输出端口输出cmos数据信号到cdr模块。

4、所述cdr模块从afe模块输出的cmos数据信号中提取恢复内嵌的时钟，得到恢复时钟并输出至tdc模块。

5、所述tdc模块对cdr模块输出的恢复时钟进行周期长度测量，并输出恢复时钟周期长度的量化数据至数字校准逻辑模块；

6、所述数字校准逻辑模块接收恢复时钟周期长度的量化数据，然后通过统计多个周期内量化数据极值出现的次数与极大极小值间的差值，差值越大、极值出现次数越多则代表afe模块中的均衡电路对原始数据信号的均衡效果越差。从而调整均衡控制码字并反馈回afe模块，直至找出最优均衡控制码字组合，完成自适应均衡校准。

7、进一步的，所述tdc模块包括一个d触发器，一个二选一数据选择器，启动终止逻辑模块，顺次级联的奇数级反相器链路，以及与反相器相同数量的计数器。

8、其中d触发器的反相输出端连接到输入端作为二分频器；启动终止逻辑模块由组合逻辑电路与缓冲器构成，将输入到启动终止逻辑模块的时钟上升沿转化为启动信号作为二选一数据选择器的选择端输入信号，将输入到启动终止逻辑模块的时钟下降沿转化为终止信号控制计数器停止计数以及复位。

9、输入tdc模块的恢复时钟先进入连接成二分频器的d触发器时钟输入端，d触发器的正相输出端与二选一数据选择器的一路数据输入端连接，同时也连接到启动终止逻辑模块的输入端；使所有计数器的计数时钟端口分别与反相器链路中的每个反相器输出端口连接。

10、反相器链路是奇数个反相器串联连接，末端反相器的输出端连接到二选一数据选择器另一未被连接的数据输入端，数据选择器输出端连接到反相器链路首个反相器的输入端口构成完整回路；计数器的输出端作为tdc模块的数据输出端口，输出恢复时钟周期长度量化数据。

11、时钟从cdr模块中恢复出来后进入到tdc模块中，对其周期长度进行量化；恢复时钟经过d触发器进行二分频，二分频后的时钟输入到二选一数据选择器的一路数据输入端以及启动终止逻辑模块输入端；启动终止逻辑模块将输入的二分频时钟上升沿转化为启动信号输入到二选一数据选择器的选择端，控制二选一数据选择器由选择分频后的时钟切换至反相器链路的末级输出端，给主体环路输入一个高电平，输入主体环路的高电平经过奇数级反相器延迟和反相后通过二选一选择器回到反相器链路的首级输入端，使环路闭合。

12、最终由启动终止逻辑模块将输入的二分频时钟下降沿转化为终止信号输出到计数器的停止计数端口使计数器计数终止，此时计数器计数数据即为对恢复时钟周期长度的量化，量化数据从tdc模块输出后，启动终止模块输出的信号将计数器都复位，数据选择器也选回d触发器的正相输出端。

13、上述基于tdc的自适应均衡校准系统，其工作流程为：

14、afe模块对输入的数据信号进行放大、均衡处理，再经过判决器将处理后的信号转化cmos数据信号后，传输至cdr模块。

15、cdr模块根据cmos数据信号的边沿信息生成恢复时钟，此时的恢复时钟由于是从cmos数据信号中恢复出来的，因此恢复时钟的抖动大小即可间接反应出前级afe模块对原始数据信号的均衡好坏。

16、tdc模块接收到cdr模块恢复出来的时钟，对每个恢复时钟周期的长度进行测量，然后输出量化数据到数字校准逻辑模块。

17、数字校准逻辑模块根据接收的量化数据进行逻辑判断，调整均衡控制码字，直至找出最优均衡控制码字，并输出至afe模块中的均衡电路，进行均衡强度控制完成自适应校准。逻辑判断的依据为：不同恢复时钟周期的周期长度出现极大极小值的次数越多，且极大极小值的差距越大则代表恢复时钟抖动越大，也就代表afe模块中的均衡电路对数据信号的均衡处理越差。

18、综上所述，本发明通过采用tdc模块对cdr模块提取的恢复时钟进行周期长度时间测量，以此作为数字校准逻辑调整控制码字的依据，并将控制码字反馈至afe模块中的均衡级电路，进而找到最优均衡控制码字组合，最终实现自适应均衡校准过程。

1.一种基于tdc的自适应均衡校准系统，其特征在于：包括afe模块、cdr模块、tdc模块和数字校准逻辑模块四个模块；

2.如权利要求1所述基于tdc的自适应均衡校准系统，其特征在于：应用于c-phy信号接收机的场景下，所述cdr模块由两级反相器、电平保持电路与死区电路组成；

3.如权利要求1所述基于tdc的自适应均衡校准系统，其特征在于：所述tdc模块包括一个d触发器，一个二选一数据选择器，启动终止逻辑模块，顺次级联的奇数级反相器链路，以及与反相器相同数量的计数器；

4.如权利要求1所述基于tdc的自适应均衡校准系统，其特征在于，工作流程为：