一种晶体管单元、半导体器件及其制造方法、电子设备

本发明涉及半导体器件制备，尤其是涉及一种晶体管单元、半导体器件及其制造方法、电子设备。

背景技术：

1、随着集成电路技术持续向2nm及以下节点演进，全环绕栅极（gate-all-around,gaa）器件已逐渐逼近其物理极限。互补场效应晶体管（complementary field-effecttransistor,cfet）通过将n型与p型晶体管垂直堆叠，理论上可将标准单元面积缩减至传统cmos的一半，被视为下一代晶体管的关键技术。

2、然而，现有cfet器件在工艺、互连及电路设计方面仍存在诸多不足。在工艺制造上，相较于gaa器件，cfet需在垂直方向上分别形成上下两层晶体管的源漏区域，外延生长及高深宽比金属化工艺难度极高。在互连引出方面，垂直堆叠的器件会互相阻碍接触的引出，从而恶化寄生效应。此外，传统cfet多采用共栅结构，即上下器件共用同一栅极信号。该结构虽适用于反相器，但在实现传输门等要求nfet与pfet接收互补信号的标准单元时，需额外电路开销与更大布局面积，降低了逻辑电路的空间利用率，限制了cfet在标准逻辑库中的广泛应用。

3、鉴于此，特提出本发明。

技术实现思路

1、本发明的目的在于提供一种晶体管单元、半导体器件及其制造方法、电子设备，本发明采用同极性堆叠结构，垂直相邻的两个晶体管的源漏区中任意一个相互电性连通，形成共源或共漏连接，在电路中可分别形成共用的vdd或vss并引出，显著减少了电源布线数量，降低了寄生效应。

2、第一方面，本发明提供一种晶体管单元，包括：

3、在垂直方向上依次堆叠设置的至少两个晶体管，每个所述晶体管均包括栅堆叠结构和位于所述栅堆叠结构两侧的源漏区；

4、其中，所有所述晶体管均具有相同的导电类型，且相邻所述晶体管的栅堆叠结构之间设置有栅极隔离结构。

5、作为本技术方案优选地，所有所述晶体管均为p型晶体管或n型晶体管。

6、作为本技术方案优选地，垂直相邻的两个所述晶体管的源漏区中任意一个相互电性连通，形成共源或共漏连接接触部。

7、作为本技术方案优选地，所述共源或共漏连接接触部贯穿垂直相邻的两个所述晶体管源漏区中的至少一个，并且将所述源漏区的至少一部分侧壁包裹。

8、作为本技术方案优选地，所述共源或共漏连接接触部延伸至垂直相邻的两个所述晶体管源漏区之间，并且所述源漏区全部嵌入于所述共源或共漏连接接触部之中。

9、作为本技术方案优选地，所述栅极隔离结构之上的晶体管与位于所述栅极隔离结构之下的晶体管，以所述栅极隔离结构的中心平面为对称面呈镜像对称。

10、作为本技术方案优选地，所述栅极隔离结构之上的晶体管中的最上层沟道上方与所述栅极隔离结构之下的晶体管中的最下层沟道下方设置有镜像对称的栅侧墙结构。

11、第二方面，本发明还公开了一种半导体器件，包括衬底，

12、第一晶体管单元和第二晶体管单元，所述第一晶体管单元与所述第二晶体管单元沿水平方向相邻设置于所述衬底上，且所述第一晶体管单元和所述第二晶体管单元均为上述的晶体管单元；

13、其中，所述第一晶体管单元与所述第二晶体管单元的导电类型相反。

14、作为本技术方案优选地，所述第一晶体管单元与所述第二晶体管单元具有相同的垂直堆叠层数，且在任意垂直堆叠层级中，所述第一晶体管单元中晶体管的栅堆叠结构与所述第二晶体管单元中晶体管的栅堆叠结构相互连接。

15、作为本技术方案优选地，在任意垂直堆叠层级中，所述第一晶体管单元中的晶体管与所述第二晶体管单元中的晶体管组成一组反相器单元。

16、作为本技术方案优选地，在所述反相器单元中，

17、所述第一晶体管单元中晶体管的栅极堆叠结构与所述第二晶体管单元中晶体管的栅极堆叠结构相互连接，形成所述反相器单元的输入端；

18、所述第一晶体管单元中晶体管的漏区接触部与所述第二晶体管单元中晶体管的漏区接触部相互连接，形成所述反相器单元的输出端。

19、作为本技术方案优选地，所述半导体器件包括背靠背设置的第一反相器单元与所述第二反相器单元；

20、所述第一反相器单元和所述第二反相器单元中，位于不同垂直堆叠层级中的晶体管的源区接触部分别连接，并分别形成共用的电源端引出节点和接地端引出节点。

21、第三方面，本发明还公开了一种半导体器件的制造方法，包括以下步骤：

22、提供衬底；

23、在所述衬底上形成在水平方向上平行且间隔排列的第一鳍片堆叠和第二鳍片堆叠，所述第一鳍片堆叠和第二鳍片堆叠各自由沟道层和沟道牺牲层交替堆叠形成，并且所述第一鳍片堆叠和第二鳍片堆叠中还包括隔离牺牲层，所述隔离牺牲层分别将所述第一鳍片堆叠和第二鳍片堆叠至少分为上部和下部；

24、在所述第一鳍片堆叠和所述第二鳍片堆叠的上方形成牺牲栅极和侧墙；

25、以所述牺牲栅极和所述侧墙为掩模，对所述第一鳍片堆叠和所述第二鳍片堆叠的上部和下部进行各向异性刻蚀，去除位于源漏区的鳍片堆叠部分，暴露出各层级沟道层的端部；

26、分别进行所述第一鳍片堆叠和所述第二鳍片堆叠沟道层端部的源漏外延区域，其中，对第一鳍片堆叠的沟道层端部外延形成第一导电类型的源漏区，对第二鳍片堆叠的沟道层端部外延形成第二导电类型的源漏区，所述第一导电类型与所述第二导电类型不同；

27、去除所述牺牲栅极和所述沟道牺牲层，释放所述沟道层形成栅极沟槽；

28、在所述栅极沟槽中形成替代栅极结构，且所述替代栅极结构在不同垂直层级之间通过介电材料相互隔离。

29、作为本技术方案优选地，所述分别进行所述第一鳍片堆叠和所述第二鳍片堆叠沟道层端部的源漏外延区域，包括：

30、于第一鳍片堆叠顶部和底部沟道层的端部同步外延形成第一导电类型的源漏区；

31、于第二鳍片堆叠顶部和底部沟道层的端部同步外延形成第二导电类型的源漏区。

32、作为本技术方案优选地，所述分别进行所述第一鳍片堆叠和所述第二鳍片堆叠沟道层端部的源漏外延区域之后，还包括：

33、在暴露器件的表面沉积第一介质层，并对第一介质层进行回刻，去除源漏区接触位置之外的所述第一介质层；

34、在所述源漏区接触位置之外的区域沉积第二介质层，所述第二介质层的材质与所述第一介质层的材质不同；

35、选择性去除所述源漏区接触位置处的第一介质层，填充金属，形成垂直相邻的两个晶体管源漏区的共源或共漏连接接触部。

36、第四方面，本发明还公开了一种电子设备，包括一个或多个上述的晶体管单元或上述的半导体器件；

37、其中，电子设备包括智能手机、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。

38、有益效果：

39、1、本发明采用同极性堆叠结构，即相同导电类型的多个晶体管沿垂直方向堆叠设置。该布局设计在源漏外延步骤中，同一晶体管单元上部和下部的沟道层端部可同步外延生长，大幅简化了工艺流程，降低了制造成本。

40、2、本发明每个晶体管单元内，垂直相邻两个晶体管的栅堆叠结构之间通过栅极隔离结构相互电性隔离，形成独立的分裂栅极，使得每一层级的晶体管可以被独立控制。在此基础上，水平相邻的不同导电类型的晶体管在同一垂直层级中栅极互相连接，因此，同层的器件又可视为独立的gaa器件，此时，一个逻辑单元可以只使用同一层的gaa器件，布局布线可以与gaa完全一致。

41、3、由于本发明不同层级的栅极可独立控制，且同一晶体管单元内各层级晶体管具有相同的导电类型，因此，当同一层级两个晶体管组成的反相器与另一个层级两个晶体管组成的反相器背靠背分布时，位于不同层级中的晶体管的源区接触部可分别连接，形成共源或共漏连接接触部，该共源或共漏连接接触部在电路中可形成共用的vdd或vss电源连接部一并引出，该布局设计显著减少了电源布线数量，降低了寄生效应。

42、4、本发明同极性堆叠的晶体管单元还可以应用于sram等存储单元中bl/blb/vdd/vss的连接，在sram存储单元中，由于晶体管单元为同极性堆叠，因此，sram存储单元中的6个晶体管位于同一层，两个sram单元会形成背靠背的结构，由此解决了传统cfet sram单元中q/qb信号线冲突的问题，缩减sram存储单元的占用面积；另外，当两个sram单元背靠背设置时，位于不同层级中的晶体管的源区或漏区接触部可分别连接，形成共源或共漏连接接触部，引出bl/blb/vdd/vss，在解决q/qb信号线冲突的基础上，降低了布线数量和布线密度。