时序校准装置、方法和测试机与流程

本技术涉及半导体测试，特别是涉及一种时序校准装置、方法和测试机。

背景技术：

1、在半导体测试领域，经常出现使用高速dac（数模转换装置）的场景，但是高速dac的数据输入通常是由fpga输入，通常只有数据接口而没有随路时钟接口，此种情况下由于不同的硬件pcb走线会导致dac接收的fpga输入的数据会出现亚稳态，可能会采集异常，导致实际输出的波形异常，从而影响半导体测试指标。如何实现对数模转换装置的准确校准，是一个亟待解决的问题。

技术实现思路

1、基于此，有必要针对上述问题，提供一种可准确校准数模转换装置的时序校准装置、方法和测试机。

2、本技术第一方面提供一种时序校准装置，包括延时控制模块、数据输出模块、延时模块和回读数据记录模块，所述数据输出模块连接所述延时模块，所述延时控制模块连接所述延时模块和所述回读数据记录模块，其中：所述延时控制模块，将各延时值同步发送至所述延时模块和所述回读数据记录模块；所述回读数据记录模块，在所述延时模块分别根据不同延时值对所述数据输出模块输出的校准激励数据延时发送至数模转换装置后，获取所述数模转换装置内部的状态寄存器结果，结合不同延时值对应的状态寄存器结果进行校准，得到校准成功/失败结果；所述状态寄存器结果表征数模转换装置在当前延时值下的时序是否正常。

3、上述时序校准装置，延时控制模块将各延时值同步发送至延时模块和回读数据记录模块，在延时模块分别根据不同延时值对数据输出模块输出的校准激励数据延时发送至数模转换装置后，利用回读数据记录模块获取表征数模转换装置在当前延时值下的时序是否正常的状态寄存器结果，结合不同延时值对应的状态寄存器结果进行校准，得到校准成功/失败结果，实现对数模转换装置的准确校准。

4、在其中一个实施例中，所述校准成功/失败结果包括校准成功/失败标志和相应的校准结果；所述回读数据记录模块将延时值作为地址，状态寄存器结果作为结果数据进行对应绑定存储，逐步遍历不同地址对应的结果数据，获取结果数据连续为1的最长长度，确定缓存长度以及相应的起始地址、结束地址；所述回读数据记录模块将所述缓存长度和预设长度阈值对比得到校准成功/失败标识，并结合所述起始地址和所述结束地址确定校准结果，得到所述校准成功/失败结果发送至所述延时控制模块。

5、结合延时值和对应的结果数据分析结果数据连续为1的最长长度，确定缓存长度以及相应的起始地址、结束地址，进而准确分析得到校准成功/失败结果。

6、在其中一个实施例中，所述回读数据记录模块逐步遍历不同地址对应的结果数据，当before_data=0且current_data=1时，将当前地址addr赋值到起始地址中；当current_data=1时，开始记录连续结果数据等于1的缓存长度，当current_data=0时长度清零，等到current_data=1时再重新开始计数；当before_data=1且current_data=0时，将当前地址addr赋值到结束地址中，若当前的缓存长度大于上一次的缓存长度，同时将当前的缓存长度以及对应的起始地址、结束地址锁存；其中，current_data表示当前地址addr的结果数据，before_data表示地址addr-1的结果数据；所述校准结果为起始地址和结束地址的平均值。

7、结合当前地址addr的结果数据和地址addr-1的结果数据逐步分析，避免数据遗漏，准确提取得到最长的缓存长度以及相应的起始地址、结束地址进行锁存，并将起始地址和结束地址的平均值作为校准结果。

8、在其中一个实施例中，所述延时控制模块在接收到所述回读数据记录模块返回的校准成功标志时，将相应的校准结果作为延时值发送至所述延时模块，并发送启动信号至所述数据输出模块，以使所述延时模块再次根据接收的延时值对所述数据输出模块输出的校准激励数据进行延时后发送至所述数模转换装置；所述回读数据记录模块读取将校准结果作为延时值对校准激励数据进行延时发送至所述数模转换装置后的状态寄存器结果，根据读取的状态寄存器结果分析得到校验成功/失败状态返回至所述延时控制模块。

9、在校准成功时将相应的校准结果作为延时值对校准激励数据进行延时后发送至数模转换装置，回读数据记录模块读取相应的状态寄存器结果分析校验成功/失败状态，准确进行时序校验。

10、在其中一个实施例中，所述延时控制模块在接收到所述回读数据记录模块返回的校准失败标识，或校验成功/失败状态后，控制所述数据输出模块输出任意波形数据至所述延时模块。在校准失败或者得到校验成功/失败状态后，控制数据输出模块输出任意波形数据延时后输送至数模转换装置进行数模转换。

11、在其中一个实施例中，所述数据输出模块包括校准数据产生模块、任意波形数据发送模块和数据选择模块，所述数据选择模块连接所述校准数据产生模块、所述任意波形数据发送模块、所述延时模块和所述延时控制模块，所述校准数据产生模块连接所述延时控制模块和所述回读数据记录模块；所述延时控制模块在校准模式时控制所述数据选择模块将所述校准数据产生模块输出的校准激励数据发送至所述延时模块；在工作模式时控制所述数据选择模块将所述任意波形数据发送模块输出的任意波形数据发送至所述延时模块，并将校准结果作为延时值发送至所述延时模块；所述校准数据产生模块在接收到所述延时控制模块发送的启动信号后输出校准激励数据，并在发送完当前延时值对应的校准激励数据后停止输出，发送数据发送结束信号至所述回读数据记录模块。根据实际工作模式，通过控制数据选择模块切换输出校准激励数据或任意波形数据，适应不同的工作场景。

12、在其中一个实施例中，所述延时控制模块还连接所述数据输出模块；所述数据输出模块在接收到所述延时控制模块发送的启动信号后输出校准激励数据至所述延时模块，并在发送完当前延时值对应的校准激励数据后停止输出，发送数据发送结束信号至所述回读数据记录模块；所述回读数据记录模块接收到所述数据发送结束信号后，从所述数模转换装置中读取当前延时值对应的状态寄存器结果，在读取完成后返回状态读取结束信号至所述延时控制模块，所述延时控制模块在接收到所述状态读取结束信号后，再次发送启动信号至所述数据输出模块，以及发送下一延时值至所述延时模块，直至发送延时值的次数达到预设的延时次数阈值。

13、数据输出模块、回读数据记录模块以及延时控制模块之间进行信号交互，准确执行依次对校准激励数据进行不同延时并读取相应的状态寄存器结果，确保时序校准准确性。

14、在其中一个实施例中，所述数据输出模块输出的数据为多bit并行数据，所述延时模块为iodelay模块，对每个bit的并行数据分别采用iodelay链路基于相同的当前延时值进行延时后输送至所述数模转换装置。采用多路iodelay链路基于相同的当前延时值分别对各bit的并行数据进行延时，确保延时准确。

15、本技术第二方面提供一种时序校准方法，该方法包括：延时控制模块将各延时值同步发送至延时模块和回读数据记录模块；所述回读数据记录模块在所述延时模块分别根据不同延时值对数据输出模块输出的校准激励数据延时发送至数模转换装置后，获取所述数模转换装置内部的状态寄存器结果，结合不同延时值对应的状态寄存器结果进行校准，得到校准成功/失败结果；所述状态寄存器结果表征数模转换装置在当前延时值下的当前时序是否正常。

16、上述时序校准方法，延时控制模块将各延时值同步发送至延时模块和回读数据记录模块，在延时模块分别根据不同延时值对数据输出模块输出的校准激励数据延时发送至数模转换装置后，利用回读数据记录模块获取表征数模转换装置在当前延时值下的时序是否正常的状态寄存器结果，结合不同延时值对应的状态寄存器结果进行校准，得到校准成功/失败结果，实现对数模转换装置的准确校准。

17、本技术第三方面提供一种测试机，包括上位机和测试板卡，所述测试板卡包括时钟芯片、数模转换装置和上述的时序校准装置，所述数模转换装置连接所述时钟芯片和所述时序校准装置，所述数模转换装置接收所述时钟芯片发送的采样时钟，输出数据时钟至所述时序校准装置，所述时序校准装置根据所述数据时钟输出数据至所述数模转换装置，所述数模转换装置根据所述采样时钟对所述时序校准装输出的数据进行数模转换。

18、上述测试机，延时控制模块将各延时值同步发送至延时模块和回读数据记录模块，在延时模块分别根据不同延时值对数据输出模块输出的校准激励数据延时发送至数模转换装置后，利用回读数据记录模块获取表征数模转换装置在当前延时值下的时序是否正常的状态寄存器结果，结合不同延时值对应的状态寄存器结果进行校准，得到校准成功/失败结果，实现对数模转换装置的准确校准。

19、在其中一个实施例中，所述数模转换装置和时序校准装置的数量均为多个，各所述数模转换装置均连接所述时钟芯片，且分别连接一所述时序校准装置，所述时钟芯片输出采样时钟至各所述数模转换装置，所述数模转换装置对所述采样时钟进行分频生成数据时钟发送至对应的时序校准装置，各所述时序校准装置基于接收的数据时钟输出数据至对应的数模转换装置。

20、利用同一个时钟芯片输出采样时钟至各数模转换装置，各时序校准装置基于相同的采样时钟分频生成的数据时钟进行数据输出，避免相位关系波动而影响数模转换装置的时序正常。