半导体结构及其制备方法与流程

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。

背景技术：

1、随着集成电路工艺制程技术的不断发展，为了提高集成电路的集成度，同时提升存储器的工作速度和降低它的功耗，金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)器件的特征尺寸不断缩小，mosfet器件面临一系列的挑战。例如，为了实现器件线宽的减小，半导体结构已经开始由埋置字线结构向环绕式栅极晶体管结构(gate-all-around，gaa)方向发展，然而存储器件的集成度主要由单位存储单元所占据的面积确定，即存储容量也受到尺寸的限制；此外，由于器件之间的线宽较小，导致位线的寄生电容较大，从而进一步影响的了灵敏度。

2、如何降低位线的寄生电容并进一步提高存储密度，已成为本领域技术人员亟待解决的一个重要问题。

技术实现思路

1、本公开实施例提供一种半导体结构及其制备方法，至少有利于降低位线的寄生电容并进一步提高存储密度。

2、根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底以及位于基底上的堆叠结构，堆叠结构包括沿第三方向排布的多个晶体管以及存储结构，晶体管包括沿第三方向以及第二方向依次排布的有源部；沿第二方向上，相邻的有源部之间具有间隔区；有源部还包括沿第一方向依次排布的第一掺杂区以及第二掺杂区，第二掺杂区与存储结构接触；字线结构，字线结构沿第三方向延伸，多个沿第三方向排布的有源部环绕字线结构；位线结构，位线结构位于有源部远离存储结构的另一侧，位线结构沿第二方向延伸；沿第一方向，位线结构的侧面与多个第一掺杂区电接触；其中，位线结构包括交替排布的第一位线部以及第二位线部，第一位线部的侧面与第一掺杂区电接触，第二位线部与间隔区相对；沿第二方向，第一位线部的侧面与第二位线部的侧面齐平。

3、在一些实施例中，第一位线部与第二位线部为一体成型结构。

4、在一些实施例中，第一位线部与有源部的接触面积为第一面积，存储结构与有源部的接触面积为第二面积，第一面积小于第二面积。

5、在一些实施例中，沿第一方向，存储结构与有源部之间具有重叠区，重叠区沿第一方向的宽度为30nm～100nm。

6、在一些实施例中，有源部包括沿第一方向依次排布的第一掺杂区、沟道区和第二掺杂区，其中，第一掺杂区、沟道区和第二掺杂区的掺杂类型相同。

7、在一些实施例中，有源部的材料包括硅、锗硅或者铟-镓-锌氧化物。

8、根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，包括：提供基底；形成位于基底上的堆叠结构，堆叠结构包括沿第三方向排布的多个晶体管以及存储结构，晶体管包括沿第三方向以及第二方向依次排布的有源部；沿第二方向上，相邻的有源部之间具有间隔区；有源部还包括沿第一方向依次排布的第一掺杂区以及第二掺杂区，第二掺杂区与存储结构接触；形成字线结构，字线结构沿第三方向延伸，多个沿第三方向排布的有源部环绕字线结构；形成位线结构，位线结构位于有源部远离存储结构的另一侧，位线结构沿第二方向延伸；沿第一方向，位线结构的侧面与多个第一掺杂区电接触；其中，位线结构包括交替排布的第一位线部以及第二位线部，第一位线部的侧面与第一掺杂区电接触，第二位线部与间隔区相对；沿第二方向，第一位线部的侧面与第二位线部的侧面齐平。

9、在一些实施例中，形成位线结构与有源部的工艺步骤包括：在基底上形成沿第三方向交替设置的第一半导体层以及第二半导体层；沿第一方向去除部分宽度的第一半导体层以及第二半导体层，并形成第一凹槽；沿第一凹槽回刻蚀部分宽度的第二半导体层；形成位线结构，位线结构位于第一半导体层之间；去除部分第一半导体层以及第二半导体层，并形成第二凹槽，第二凹槽的侧壁暴露位线结构的部分侧面；形成有源部，有源部位于第二凹槽内，有源部的侧面与位线结构的侧面接触。

10、在一些实施例中，在形成第二凹槽结构的同时，还形成第三凹槽，第三凹槽位于第二凹槽远离位线结构的一侧，第二凹槽与第三凹槽之间具有间隔；形成有源部之前还包括：在第二凹槽内形成第三半导体层以及在第三凹槽内形成第四半导体层；沿第四半导体层的四周去除部分第一半导体层以及第二半导体层，并形成第四凹槽，第四凹槽的侧壁暴露第三半导体层的侧面；形成存储结构，存储结构位于第四凹槽内。

11、在一些实施例中，在形成存储结构之后，形成有源部以及字线结构的工艺步骤包括：去除第三半导体层并形成第五凹槽，沿第五凹槽回刻蚀部分宽度的第二半导体层，第五凹槽暴露存储结构的部分侧面；形成掺杂层，掺杂层位于第一半导体层的侧面以及位线结构的部分侧面；去除位于第一半导体层的侧面的掺杂层，剩余的掺杂层作为有源部；形成字线结构，字线结构位于第五凹槽内。

12、本公开实施例提供的技术方案至少具有以下优点：

13、本公开实施例提供的半导体结构中，设置沿第三方向延伸的字线结构，且多个有源部环绕字线结构，以使晶体管构成环形沟道器件结构，如此，可以有效减小器件面积，且支持多层堆叠，通过将上下两个半导体器件直接相连，每个存储单元的尺寸可进一步减少，从而提高了集成密度。其次，设置沿第二方向延伸的位线，且位线结构包括沿第二方向交替排布的第一位线部以及第二位线部，且第一位线部接触有源区，第二位线部对齐间隔区，允许在第二方向(位线延伸方向)上紧凑排布晶体管，避免传统设计中位线全宽度覆盖导致的间距浪费，显著提升存储单元密度；环形沟道器件结构以及位线结构的交替排布可以形成多层堆叠。第一位线部的侧面与第二位线部的侧面齐平，如此，第二位线部与间隔区相对，减少了位线与相邻的有源区或无源区的重叠区域，从而降低了位线的寄生电容以及避免信号串扰的问题，提升位线以及电路响应速度(即灵敏度)与信噪比。

1.一种半导体结构，其特征在于，包括：

2.根据权利要求1所述的半导体结构，其特征在于，所述第一位线部与所述第二位线部为一体成型结构。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一位线部与所述有源部的接触面积为第一面积，所述存储结构与所述有源部的接触面积为第二面积，所述第一面积小于所述第二面积。

4.根据权利要求1或3所述的半导体结构，其特征在于，沿所述第一方向，所述存储结构与所述有源部之间具有重叠区，所述重叠区沿所述第一方向的宽度为30nm～100nm。

5.根据权利要求1所述的半导体结构，其特征在于，所述有源部包括沿第一方向依次排布的所述第一掺杂区、沟道区和所述第二掺杂区，其中，所述第一掺杂区、沟道区和所述第二掺杂区的掺杂类型相同。

6.根据权利要求1所述的半导体结构，其特征在于，所述有源部的材料包括硅、锗硅或者铟-镓-锌氧化物。

7.一种半导体结构的制备方法，其特征在于，包括：

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，形成所述位线结构与所述有源部的工艺步骤包括：

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，在形成第二凹槽结构的同时，还形成第三凹槽，所述第三凹槽位于所述第二凹槽远离所述位线结构的一侧，所述第二凹槽与所述第三凹槽之间具有间隔；形成所述有源部之前还包括：

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，在形成所述存储结构之后，形成所述有源部以及所述字线结构的工艺步骤包括：去除所述第三半导体层并形成第五凹槽，沿所述第五凹槽回刻蚀部分宽度的所述第二半导体层，所述第五凹槽暴露所述存储结构的部分侧面；形成掺杂层，所述掺杂层位于所述第一半导体层的侧面以及所述位线结构的部分侧面；去除位于所述第一半导体层的侧面的所述掺杂层，剩余的所述掺杂层作为所述有源部；形成字线结构，所述字线结构位于所述第五凹槽内。