半导体器件的形成方法与流程

本发明涉及半导体制造，尤其涉及一种半导体器件的形成方法。

背景技术：

1、3d nor flash 存储器件作为突破传统平面 nor flash 存储密度瓶颈的关键技术路径，通过垂直堆叠存储单元阵列实现了单位面积存储容量的显著提升。在这一架构中，栅极孔（gate hole）作为连接各层存储单元与垂直沟道的核心结构，其形貌尺寸（包括孔径、侧壁粗糙度、底部轮廓及深宽比等）直接决定了器件的电学特性与运行可靠性。具体而言，gate hole 的底部形貌直接影响栅极与沟道之间的耦合效率，进而调控阈值电压（vth）分布、编程/擦除速度及耐久性；孔径的均匀性则关乎阵列内各单元操作电压的一致性，形貌偏差易导致局部电场集中，诱发早期击穿或电荷保持失效。

2、传统 gate hole 的制备主要依赖干法刻蚀技术（如反应离子刻蚀 rie 或电感耦合等离子体 icp 刻蚀）。然而，随着 3d 堆叠层数增加，刻蚀深度显著增大，干法刻蚀在制备高深宽比孔结构时暴露出诸多局限。一方面，等离子体在孔内传输受到遮蔽效应影响，离子能量与自由基浓度沿深度方向呈非均匀分布，导致孔底部刻蚀速率降低、轮廓发生扭曲，底部形貌（如圆弧化、倾斜或残留聚合物）难以精确控制；另一方面，刻蚀过程中侧壁钝化与底部活化的工艺窗口随深度增加而急剧收窄，微负载效应（micro-loading effect）和深宽比相关刻蚀（arde）现象愈发显著，使得同一晶圆内及不同批次间的 gate hole 尺寸均匀性恶化。

3、因此，急需一种半导体器件的形成方法来提升栅极孔的形成质量，这是目前急需解决的技术问题。

技术实现思路

1、本发明解决的技术问题是提供一种半导体器件的形成方法，很好的控制栅极孔的形貌，有利于高深宽比深沟槽的稳定、可控制备。

2、为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底；在所述衬底的表面形成第一材料层；刻蚀所述第一材料层，在所述第一材料层内形成第一凹槽；在所述第一凹槽内形成牺牲层；在所述第一材料层和所述牺牲层的表面形成第二材料层；刻蚀所述第二材料层，在所述第二材料层内形成第二凹槽，所述第二凹槽的底部暴露出所述牺牲层的顶部表面；刻蚀去除所述牺牲层，所述第一凹槽和所述第二凹槽连通，形成深沟槽。

3、可选的，所述第一材料层和所述第二材料层的材料为硅外延层，所述第一材料层和所述第二材料通过外延生长形成。

4、可选的，所述第二凹槽位于所述第一凹槽的上方，所述第一凹槽和所述第二凹槽在所述衬底上的投影完全重合。

5、可选的，所述牺牲层的材料与所述第一材料层和所述第二材料层的材料不同，所述牺牲层的材料包括硅锗。

6、可选的，形成所述第二凹槽之后，还包括：在所述第二凹槽内形成所述牺牲层，并平坦化至与所述第二材料层的顶面齐平；在所述第二材料层和所述牺牲层的表面形成第三材料层；刻蚀所述第三材料层，形成第三凹槽，所述第三凹槽的底部暴露出所述牺牲层的表面；所述第一凹槽、所述第二凹槽和所述第三凹槽在所述衬底上的投影重合；按照上述步骤类推，重复执行至少一次：在前一凹槽内形成牺牲层并平坦化，在前一材料层和所述牺牲层的表面形成新材料层，刻蚀新材料层形成新凹槽至暴露出所述前一凹槽内的牺牲层，各凹槽在所述衬底上的投影重合；去除所有凹槽内的所述牺牲层，形成所述深沟槽。

7、可选的，在所述深沟槽内形成栅极结构，所述栅极结构包括形成于所述深沟槽的底部和侧壁表面的栅介质层和形成于所述栅介质层表面的栅极导电层。

8、可选的，所述栅介质层包括形成于所述深沟槽的侧壁和底部表面的隧穿氧化层；形成于所述隧穿氧化层表面的电荷捕获层；形成于所述电荷捕获层表面的阻挡氧化层。

9、可选的，所述第一材料层为单层或者叠层，所述第一材料层为叠层时，所述第一材料层包括交替堆叠的第一半导体层和第二半导体层，所述第一半导体层的导电类型与所述第二半导体层的导电类型相反。

10、可选的，所述第二材料层为单层或叠层；当所述第二材料层为叠层时，所述第二材料层包括交替堆叠的所述第三半导体层和第四半导体层，所述第三半导体层的导电类型与所述第四半导体层的导电类型相反，所述第二材料层中与所述第一材料层直接接触的半导体层的导电类型与所述第一材料层的顶层半导体层的导电类型相反。

11、可选的，还包括：刻蚀所述第一材料层和所述第二材料层形成多个接触孔；在多个所述接触孔内分别形成插塞，所述插塞分别与对应的所述第一材料层或所述第二材料层电连接。

12、与现有技术相比，本发明的技术方案具有以下优点：

13、在本发明的半导体器件的形成方法中，通过在第一材料层内先形成第一凹槽并填充牺牲层，再于第一材料层及牺牲层表面形成第二材料层后刻蚀第二凹槽，使第二凹槽底部暴露牺牲层顶部，最终去除牺牲层实现第一凹槽与第二凹槽的连通，从而将传统一次性深沟槽刻蚀分解为两次浅沟槽刻蚀，有效降低了单次刻蚀的深宽比，避免了深沟槽刻蚀中常见的底部钝化不均、离子散射及微负载效应导致的底部形貌畸变问题，显著提升了深沟槽的底部平整度和形貌一致性，且多次浅刻蚀的工艺窗口更宽、重复性更好，有利于实现高深宽比深沟槽的稳定、可控制备，具有较广泛的适用范围。

1.一种半导体器件的形成方法，其特征在于，包括：

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一材料层和所述第二材料层的材料为硅外延层，所述第一材料层和所述第二材料通过外延生长形成。

3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二凹槽位于所述第一凹槽的上方，所述第一凹槽和所述第二凹槽在所述衬底上的投影完全重合。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料与所述第一材料层和所述第二材料层的材料不同，所述牺牲层的材料包括硅锗。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二凹槽之后，还包括：

6.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述深沟槽内形成栅极结构，所述栅极结构包括形成于所述深沟槽的底部和侧壁表面的栅介质层和形成于所述栅介质层表面的栅极导电层。

7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述栅介质层包括形成于所述深沟槽的侧壁和底部表面的隧穿氧化层；形成于所述隧穿氧化层表面的电荷捕获层；形成于所述电荷捕获层表面的阻挡氧化层。

8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一材料层为单层或者叠层，所述第一材料层为叠层时，所述第一材料层包括交替堆叠的第一半导体层和第二半导体层，所述第一半导体层的导电类型与所述第二半导体层的导电类型相反。

9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第二材料层为单层或叠层；当所述第二材料层为叠层时，所述第二材料层包括交替堆叠的第三半导体层和第四半导体层，所述第三半导体层的导电类型与所述第四半导体层的导电类型相反，所述第二材料层中与所述第一材料层直接接触的半导体层的导电类型与所述第一材料层的顶层半导体层的导电类型相反。

10.如权利要求9所述的半导体器件的形成方法，其特征在于，还包括：刻蚀所述第一材料层和所述第二材料层形成多个接触孔；