内埋元件封装结构及其制造方法与流程

本发明是有关于一种元件封装结构及其制造方法，且特别是有关于一种内埋元件封装结构及其制造方法。

背景技术：

1、在系统级封装结构中，将半导体芯片埋入封装基板中的内埋元件技术（semiconductor embedded in substrate，简称sesub），因为具有降低封装基板产品受到噪声干扰及产品尺寸减小的优点，近年来已成为本领域制造商的研发重点。为了提高生产的良率，内埋元件必须固定在线路基板的介电结构内，以利于后续制作的图案化导电层能与内埋元件电性连接。

2、目前内埋元件上方的介电结构中的盲孔以喷砂制程完成，然而，盲孔的深度会直接影响到开口尺寸（即孔径），造成开口尺寸无法进一步缩小的问题，需进一步解决。

技术实现思路

1、本发明是有关于一种内埋元件封装结构及其制造方法，利用高分子材料取代内埋元件上方的一介电结构，进而使介电结构的厚度降低，以降低后续喷砂制程中的开口尺寸。

2、根据本发明的一方面，提出一种内埋元件封装结构，包括一介电结构、一半导体芯片、一第一高分子层以及一图案化导电层。半导体芯片内埋于介电结构中。第一高分子层覆盖半导体芯片且具有一第一厚度，第一厚度大于位于第一高分子层上方的介电结构的一第二厚度。图案化导电层覆盖介电结构的一上表面并延伸于第一高分子层上方，图案化导电层与半导体芯片电性连接。

3、根据本发明的一方面，提出一种内埋元件封装结构，包括一介电结构、一半导体芯片、一第一高分子层以及一图案化导电层。半导体芯片内埋于介电结构中。第一高分子层覆盖半导体芯片且具有一第一厚度，第一厚度大于对应位于第一高分子层上方的介电结构的一第二厚度，其中第一高分子层具有一第一开孔，介电结构具有一第二开孔，第一开孔小于第二开孔。图案化导电层覆盖介电结构的一上表面并延伸于第一高分子层上方及第一开孔与第二开孔中，图案化导电层与半导体芯片电性连接。

4、根据本发明的一方面，提出一种内埋元件封装结构的制造方法，包括下列步骤。提供一半导体芯片于一载体上，半导体芯片包括一高分子层。提供一介电结构于载体上以包覆半导体芯片，并使高分子层的厚度大于对应位于高分子层上方的介电结构的厚度。形成一图案化导电层于介电结构的一上表面并延伸于高分子层上方。

1.一种内埋元件封装结构，其包括：

2.根据权利要求1所述的内埋元件封装结构，其中该第一高分子层具有一第一厚度，该第一厚度大于位于该第一高分子层上方的该介电结构的一第二厚度。

3.根据权利要求2所述的内埋元件封装结构，其中该第二开孔与该第一开孔重叠。

4.根据权利要求1所述的内埋元件封装结构，其中该介电结构沿着该半导体芯片的一侧表面及该第一高分子层的一侧表面延伸至该第一高分子层上。

5.根据权利要求1所述的内埋元件封装结构，其中该图案化导电层穿过该第一高分子层的该第一开孔。

6.根据权利要求5所述的内埋元件封装结构，其中该图案化导电层于该第一开孔中接触该重布线层。

7.根据权利要求1所述的内埋元件封装结构，其中该半导体芯片包括至少一个电性接垫，该重布线层在该至少一个电性接垫上横向地延伸。

8.根据权利要求7所述的内埋元件封装结构，其中该第一高分子层覆盖该至少一个电性接垫。

9.根据权利要求7所述的内埋元件封装结构，其中该第二高分子层安置于该至少一个电性接垫与该重布线层之间。

10.根据权利要求7所述的内埋元件封装结构，其中该第二高分子层同时接触该第一高分子层、该至少一个电性接垫、该重布线层及该介电结构。

11.根据权利要求1所述的内埋元件封装结构，其中该介电结构覆盖该第一高分子层的一侧表面及该第二高分子层的一侧表面。

12.根据权利要求1所述的内埋元件封装结构，其中该第一高分子层的整体厚度大于该第二高分子层的整体厚度。

13.一种内埋元件封装结构，其包括：

14.根据权利要求13所述的内埋元件封装结构，其中该第一高分子层具有一第一厚度，该第一厚度大于对应位于该第一高分子层上方的该介电结构的一第二厚度。

15.根据权利要求14所述的内埋元件封装结构，其进一步包括一重布线层，该重布线层安置于该半导体芯片与该第一高分子层之间。

16.根据权利要求15所述的内埋元件封装结构，其中该第一高分子层覆盖整个该重布线层及该半导体芯片的至少一个电性接垫。

17.根据权利要求15所述的内埋元件封装结构，其中该第二开孔与该第一开孔重叠，且于该介电结构及该第一高分子层上方延伸的该图案化导电层穿过重叠的该第二开孔与该第一开孔而与该重布线层接触。

18.根据权利要求15所述的内埋元件封装结构，其中该重布线层安置于该第一高分子层与一第二高分子层之间。

19.根据权利要求17所述的内埋元件封装结构，其中该介电结构同时接触该第一高分子层的一上表面及一侧表面。

20.一种内埋元件封装结构，其包括：