半导体结构及其制作方法与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。


背景技术：

2.目前，在半导体技术领域中，尚未重视位线结构与位线结构之间的寄生电容效应的影响，以及位线接触垫与电容接触垫之间漏电的影响。随着半导体制程的不断缩小，位线结构与位线结构之间的寄生电容，以及位线接触垫与电容接触垫之间的漏电问题会对半导体结构的性能产生巨大的影响。
3.因此，在本领域中急需要一个位线结构与位线结构之间具有较低寄生电容，且位线接触垫与电容接触垫之间不产生漏电的半导体结构。
4.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

5.本公开的目的在于克服上述现有技术的不足，提供一种半导体结构及其制作方法。该半导体结构能够有效减少位线结构与位线结构之间的寄生电容，还能够减少位线接触垫与电容接触垫之间漏电的可能性。
6.本公开一方面提供了一种半导体结构，包括：
7.衬底，包括多个有源区；
8.多个位线接触孔，位于所述衬底上，每一所述位线接触孔暴露出每一所述有源区；
9.多个位线接触垫，每一所述位线接触垫位于每一所述位线接触孔内，所述位线接触垫与所述有源区接触，所述位线接触垫的高度低于所述位线接触孔的高度；
10.多个位线结构，每一所述位线结构位于每一所述位线接触孔内，且所述位线结构的底部接触所述位线接触垫；
11.多个电容接触垫，位于所述位线结构的两侧，且与所述有源区接触。
12.在本公开的一个实施例中，所述位线接触垫位于所述位线接触孔的底部，且位于所述位线结构的底部与所述有源区之间。
13.在本公开的一个实施例中，所述位线结构的底部位于所述位线接触垫内部。
14.在本公开的一个实施例中，所述位线接触垫包括：
15.第一接触部，所述第一接触部位于所述位线结构的底部与所述有源区之间。
16.在本公开的一个实施例中，所述电容接触垫的底部和所述衬底的底面之间的距离大于所述第一接触部和所述衬底的底面之间的距离。
17.在本公开的一个实施例中，所述位线接触垫还包括：
18.第二接触部，所述第二接触部和所述第一接触部连接，且所述第二接触部与所述位线接触孔的侧壁接触，并沿所述位线接触孔的侧壁向远离所述第一接触部的方向延伸，所述第二接触部与所述位线结构之间具有间隔。
19.在本公开的一个实施例中，所述第二接触部的厚度沿所述第二接触部的延伸方向逐渐减小。
20.在本公开的一个实施例中，所述电容接触垫的底部和所述衬底的底面之间的距离大于所述第二接触部和所述衬底的底面之间的距离。
21.在本公开的一个实施例中，所述半导体结构还包括：
22.第一保护结构，所述第一保护结构覆盖所述衬底的表面和所述位线接触垫，并位于所述位线结构与所述位线接触孔的侧壁之间；
23.所述位线结构的顶部和所述电容接触垫的顶部均向远离所述衬底的方向延伸，并且所述位线结构的顶部至少位于所述第一保护结构内，所述电容接触垫的顶部穿过所述第一保护结构。
24.在本公开的一个实施例中，所述第一保护结构包括：
25.第一保护层和第二保护层，其中，所述第一保护层覆盖所述衬底的表面以及所述位线接触垫，并位于所述位线结构与所述位线接触孔的侧壁之间；所述第二保护层覆盖所述第一保护层，所述位线结构的顶部穿过所述第一保护层并且至少位于所述第二保护层内，所述电容接触垫的顶部穿过所述第一保护层和所述第二保护层。
26.在本公开的一个实施例中，所述位线结构的顶部穿过所述第二保护层，且所述位线结构远离所述衬底的表面与所述第二保护层平齐。
27.在本公开的一个实施例中，所述保护结构还包括：
28.第三保护层，覆盖所述第二保护层的表面和所述位线结构的顶部，并且所述电容接触垫的顶部穿过所述第三保护层。
29.本公开另一方面提供了一种半导体结构的制作方法，包括：
30.提供一衬底，所述衬底包括多个有源区；
31.在所述衬底上形成多个位线接触孔，并使得每一所述位线接触孔暴露出每一所述有源区；
32.形成多个位线接触垫，并使得每一所述位线接触垫位于每一所述位线接触孔内，且使得所述位线接触垫与所述有源区接触，使所述位线接触垫的高度低于所述位线接触孔的高度；
33.形成多个位线结构，并使得每一所述位线结构位于每一所述位线接触孔内，且使得所述位线结构接触所述位线接触垫；
34.在所述位线结构的两侧形成多个电容接触垫，并使所述电容接触垫与所述有源区接触。
35.在本公开的一个实施例中，所述形成多个位线接触垫，并使得每一所述位线接触垫位于每一所述位线接触孔内，且使得所述位线接触垫与所述有源区接触，使所述位线接触垫的高度低于所述位线接触孔的高度，包括：
36.在所述位线接触孔内形成初始位线接触垫，所述初始位线接触垫与所述有源区接触；
37.对所述初始位线接触垫进行刻蚀，以保留位于所述位线接触孔底部的部分所述初始位线接触垫，以使保留的所述初始位线接触垫的高度低于所述位线接触孔的高度，以形成所述位线接触垫。
38.在本公开的一个实施例中，所述形成多个位线结构，并使得每一所述位线结构位于每一所述位线接触孔内，且使得所述位线结构接触所述位线接触垫，包括：
39.在所述衬底的表面和所述位线接触孔内形成第一保护结构，且所述第一保护层覆盖所述位线接触垫；
40.对所述第一保护结构进行刻蚀，以形成多个第一通孔，且使得所述第一通孔暴露所述位线接触垫；
41.在所述第一通孔的侧壁和所述位线接触垫的表面形成所述位线结构。
42.本公开所提供的半导体结构包括衬底、多个位线接触孔、多个位线接触垫、多个位线结构和多个电容接触垫。其中。每一个位线接触垫位于每一位线接触孔内，且位线接触垫与有源区接触，并且位线接触垫的高度低于位线接触孔的高度。每一位线结构均位于每一位线接触孔内，且与位线接触垫接触，从而能够使得一部分位线结构位于衬底表面以下，进而本公开能够降低位线结构的高度，以此能够减少位线结构与电容接触垫的正对面积，进而有利于减少漏电流。
43.同时，由于位线接触垫的高度低于位线接触孔的高度，也就能够减少位线接触垫与电容接触垫之间的正对面积，从而能够减少位线接触垫与电容接触垫之间漏电的可能性。
44.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
45.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
46.图1示出了根据本公开一示例性实施例的半导体结构的俯视示意图；
47.图2示出了根据本公开一示例性实施例的图1中a-a截面的结构示意图；
48.图3示出了根据本公开一示例性实施例的图2中部分结构示意图；
49.图4示出了根据本公开另一示例性实施例的图1中a-a截面的结构示意图；
50.图5示出了根据本公开又一示例性实施例的图1中a-a截面的结构示意图；
51.图6示出了根据本公开一示例性实施例的图5中b的放大结构示意图；
52.图7示出了根据本公开再一示例性实施例的图1中a-a截面的结构示意图；
53.图8示出了根据本公开一示例性实施例的图7中c的放大结构示意图；
54.图9示出了根据本公开再一示例性实施例的图1中a-a截面的结构示意图；
55.图10示出了根据本公开一示例性实施例的图9中d的放大结构示意图；
56.图11示出了根据本公开再一示例性实施例的图1中a-a截面的结构示意图；
57.图12a示出了根据本公开一示例性实施例的半导体结构的制作方法的流程示意图；
58.图12b示出了根据本公开另一示例性实施例的半导体结构的制作方法的流程示意图；
59.图13示出了根据本公开又一示例性实施例的半导体结构的制作方法的流程示意图；
60.图14～25示出了根据本公开一示例性实施例的半导体结构的制作方法的工艺示意图；
61.图26～32示出了根据本公开另一示例性实施例的半导体结构的制作方法的工艺示意图；
62.图33～36示出了根据本公开又一示例性实施例的半导体结构的制作方法的工艺示意图。
63.附图标记说明：
64.1、衬底；2、第一钝化层；3、第一保护结构；4、第二钝化层；5、位线接触垫；6、位线结构；7、电容接触垫；8、位线接触孔；9、牺牲层；10、光刻胶层；11、有源区；12、浅沟槽隔离结构；13、第二通孔；14、黏附层；15、初始钝化层；16、第一通孔；17、第三通孔；18、容纳孔；19、字线结构；31、第一保护层；32、第二保护层；33、第三保护层；34、第四保护层；51、第一接触部；52、第二接触部；91、多晶硅层；92、氧化硅层；181、第一容纳孔；182、第二容纳孔。
具体实施方式
65.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
66.另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
67.需要说明的是，本文中所述的“在
……
上”、“在
……
上形成”和“设置在
……
上”可以表示一层直接形成或设置在另一层上，也可以表示一层间接形成或设置在另一层上，即两层之间还存在其它的层。
68.用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
69.需要说明的是，虽然术语“第一”、“第二”等可以在此用于描述各种部件、构件、元件、区域、层和/或部分，但是这些部件、构件、元件、区域、层和/或部分不应受到这些术语限制。而是，这些术语用于将一个部件、构件、元件、区域、层和/或部分与另一个相区分。
70.在本公开中，除非另有说明，所采用的术语“同层设置”指的是两个层、部件、构件、元件或部分可以通过同一构图工艺形成，并且，这两个层、部件、构件、元件或部分一般由相同的材料形成。
71.本公开一方面提供了一种半导体结构，如图1～图3所示，该半导体结构能够有效减少位线接触垫5与位线结构6之间的接触电阻，以及能够有效减少相邻的位线结构6与位线结构6之间的寄生电容。该半导体结构可以包括：衬底1、多个位线接触孔8、多个位线接触垫5、多个位线结构6和多个字线结构19。
72.具体的，如图2所示，上述衬底1可以包括多个有源区11。该衬底1可以呈平板结构，其形状可以为矩形、圆形、椭圆形、多边形或者不规则图形，其材料可以为硅。但不限于此，本公开对衬底1的形状和材料不做限制，例如：该衬底1的形状也可以为三角形等，材料也可以为其他半导体材料，可以根据实际需要进行选择，这均在本公开的保护范围之内。
73.在本公开的一个实施例中，如图2所示，衬底1为硅衬底1，在其内部形成有多个浅沟槽隔离结构12，多个浅沟槽隔离结构12可以并排分布，并在衬底1上隔离出多个有源区11。可以理解的是，两个浅沟槽隔离结构12之间可以具有一个有源区11。该浅沟槽隔离结构12的一端可以位于衬底1的表面，另一端可以向衬底1的内部延伸。浅沟槽隔离结构12可以通过在衬底1内先形成沟槽后，再在沟槽内填充隔离材料层而形成。
74.浅沟槽隔离结构12的材料可以包括氮化硅或氧化硅等，但不限于此，该浅沟槽隔离结构12的材料还可以为其他材料，可以根据实际需要进行选择。同时，本公开对上述浅沟槽隔离结构12的截面形状也不做限制，例如：浅沟槽隔离结构12的截面形状可以为矩形、梯形等，可以根据实际需要进行设定。
75.如图2和图3所示，上述多个位线接触孔8可以位于衬底1上，每一位线接触孔8可以暴露出每一有源区11。可以理解的是，一个有源区11上可以设置一个位线接触孔8。从而，该位线接触孔8的数量可以小于或者等于有源区11的数量。
76.在本公开的一个实施例中，如图2和图3所示，位线接触孔8的截面形状可以为梯形，但不限于此，该位线接触孔8的截面形状也可以为其他形状，例如：矩形，三角形等，这均在本公开的保护范围之内。另外，本公开对位线接触孔8的深度也不做限制，只要能够使得位线接触孔8的底部低于衬底1的表面，并且能够暴露有源区11即可。
77.如图2和图3所示，当本公开的位线接触孔8的截面形状为梯形时，位线接触孔8顶部的宽度可以大于其底部的宽度，即：位线接触孔8的宽度可以沿位线接触孔8指向有源区11的方向逐渐减小。从而，该位线接触孔8能够更加方便的在位线接触孔8中形成位线接触垫5，也就能够防止位线接触垫5中出现空洞或者缝隙。也就因此，本公开提供的位线接触孔8能够有效避免位线接触垫5在形成过程出现瑕疵，而造成半导体结构工作的过程中出现电性能异常的问题，以此能够有效提高该半导体结构的性能和使用寿命。
78.在本公开的一个实施例中，如图2所示，位线接触孔8底部的宽度可以大于或等于有源区11的宽度。从而，本公开可以通过位线接触孔8完整的暴露整个有源区11，以此可以增加位线接触垫和有源区之间的接触面积，减少位线接触垫和有源区之间的接触电阻，进而能够使得信号的传输效果更好，以提升该半导体结构的性能。
79.如图2和图3所示，上述多个位线接触垫5中，每一位线接触垫5可以位于每一位线接触孔8内，位线接触垫5可以与有源区11接触。可以理解的是，一个位线接触孔8内可以设置一个位线接触垫5，且该位线接触垫5的底部可以与有源区11接触，以接收有源区11传输的信号。从而，该位线接触孔8的数量可以与位线接触孔8的数量相同。
80.在本公开的一个实施例中，位线接触垫5的材料可以为多晶硅，但不限于此，该位线接触垫5的材料也可以为其他电极材料，可以根据实际需要进行选择，这均在本公开的保护范围之内。
81.如图2和图3所示，上述多个位线结构6中，每一位线结构6可以位于每一位线接触孔8内，且位线结构6的底部可以与位线接触垫5接触。可以理解的是，一个位线接触孔8内可
以设置有一个位线结构6。在本公开的一个实施例中，位线接触孔8的数量、位线接触垫5的数量和位线结构6的数量可以相同，以保证每一个位线接触孔8内均可以设置有一个位线接触垫5，每一个位线接触垫5中均可以设置有一个位线结构6。
82.如图4所示，由于本公开提供的位线结构6的底部位于位线接触孔8内并与位线接触垫5接触，从而该位线结构6的底部可以低于衬底1的表面，即：该位线结构6可以位于衬底1内。位线接触垫5可以位于位线结构6的底部与有源区11之间。从而，本公开通过将位线结构6设置于衬底1内，可以降低位线结构6的高度，从而可以减少相邻两个位线结构6之间的正对面积，从而有利于减少相邻的两个位线结构6之间的寄生电容、位线结构6与电容接触垫7之间的寄生电容、位线接触垫5和电容接触垫7之间的漏电流，进而能够有效提升半导体结构的性能。
83.在本公开的一个实施例中，如图4所示，本公开提供的位线结构6的底部位于位线接触垫5内，即：位线接触垫5不仅可以位于位线结构6的底部与有源区11之间，还可以位于位线结构6的底部的两侧，以使位线接触垫5包覆位线结构6的底部。即：位线接触垫5可以包括：第一接触部51，该第一接触部51可以位于位线结构6的底部与有源区11之间。并且，位线接触垫5还可以包括：第二接触部52，该第二接触部52可以与第一接触部51连接，并且可以位于位线结构6的底部的两侧。由于第一接触部51位于位线结构6的底部与有源区11之间，从而可以包覆位线结构6的底壁；第二接触部52位于位线结构6的底部的两侧，从而可以保护位线结构6的侧壁，进而能够通过位线接触垫5将位线结构6底部的底壁和侧壁均包覆起来，进而增大了位线结构6与位线接触垫5之间的接触面积，也就能够减少位线结构6与位线接触垫5之间的接触电阻。
84.在本公开的一个实施例中，如图2和图3所示，第二接触部52可以与位线接触孔8的侧壁接触，且位线接触垫5的高度可以与位线接触孔8的高度相同，从而能够进一步的增大位线接触垫5与位线结构6之间的接触面积，进一步的减少位线结构6与位线接触垫5之间的接触电阻。并且，通过使得位线接触垫5的侧壁与位线接触孔8的侧壁接触，能够用防止有源区11暴露出来而对半导体结构的性能产生影响。
85.在本公开的一个实施例中，如图2和图3所示，位线接触垫5可以填充满整个位线接触孔8。该位线接触垫5的结构相比于没有填充满整个位线接触孔8的位线接触垫5的结构来说，更加容易形成，并且能够在保证位线结构6与位线接触垫5之间具有较大的接触面积的同时，还能够保证位线接触垫5能够完全阻挡有源区11内的离子扩散。
86.在本公开的一个实施例中，如图4所示，半导体结构还可以包括多个电容接触垫7，多个电容接触垫7可以位于位线结构6的两侧，且与有源区11接触。即：需要说明的是，每一个位线结构6的两侧可以各设置一个电容接触垫7。并且该电容接触垫7的一端可以与有源区11接触，另一端可以向远离有源区11的方向延伸，并与电容阵列结构连接，以向电容阵列结构传递信号。
87.如图4所示，该电容接触垫7与位线接触垫5之间是相互绝缘的，并且电容接触垫7与位线结构6之间也是绝缘的，其可以通过浅沟槽隔离结构12进行绝缘。通过将电容接触垫7与位线接触垫5之间设置为绝缘，将电容接触垫7与位线结构6之间设置为绝缘，能够防止电容接触垫7与位线接触垫5和位线结构6之间发生干扰，而造成半导体结构无法正常工作的问题。
88.在本公开的一个实施例中，电容接触垫7的材料可以为多晶硅，但不限于此，该电容接触垫7的材料可以为其他电极材料，可以根据实际需要进行选择，这均在本公开的保护范围之内。
89.在本公开的一个实施例中，如图4所示，电容接触垫7的底部和衬底1的底面之间的距离可以大于第一接触部51和衬底1的底面之间的距离。即：电容接触垫7的位置可以高于第一接触部51。从而，本公开能够减小电容接触垫7与位线接触垫5之间的正对面积，从而能够减少位线结构6与电容接触垫7的正对面积，进而有利于减少漏电流。
90.并且，在本公开的另一个实施例中，如图7和图8所示，电容接触垫7的底部和衬底1的底面之间的距离可以大于第二接触部52和衬底1的底面之间的距离。即：电容接触垫7的位置可以高于第二接触部52。从而，本公开能够进一步减小电容接触垫7与位线接触垫5之间的正对面积，从而能够进一步减少位线结构6与电容接触垫7的正对面积，进而更有利于减少漏电流。
91.在本公开的一个实施例中，如图4所示，半导体结构还可以包括：第一钝化层2和第二钝化层4。其中，第一钝化层2可以位于衬底1的表面；第二钝化层4可以与第一钝化层2连接，并且可以位于位线接触垫5的侧壁与位线接触孔8的侧壁之间。通过设置第一钝化层2，能够对衬底1的表面进行保护，防止在形成其他结构/层的时候对衬底1造成损坏；并且，本公开通过设置第二钝化层4能够起到阻挡作用，防止位线接触垫5内的离子向有源区11内扩散，从而能够保证该半导体结构的性能。并且，通过设置第二钝化层还能够隔离位线接触孔8和位线接触垫5，从而能够防止位线接触垫5与位线接触孔8之间产生相互影响。
92.在本公开的一个实施例中，第一钝化层2和第二钝化层4的材料可以为氮化硅，但不限于此，该第一钝化层2和第二钝化层4的材料也可以为其他具有绝缘性能的材料，例如：氧化硅等，这均在本公开的保护范围之内。另外，本公开对第一钝化层2和第二钝化层4的厚度不做限制，可以根据实际需要任意进行设置。
93.在本公开的一个实施例中，如图4所示，半导体结构还可以包括：第一保护结构3。该第一保护结构3可以覆盖衬底1的表面和位线接触垫5。并且，其还可以覆盖第一钝化层2和第二钝化层4。位线结构6的顶部可以向远离衬底1的方向延伸，并且位线结构6的顶部可以至少位于第一保护结构3内。通过设置第一保护结构3，能够防止相邻的两个位线结构6之间产生相互影响，并且还能够防止位线结构6暴露而造成位线结构6发生损坏。
94.如图3和图4所示，当本公开的半导体结构设置有电容接触垫7的时候，电容接触垫7的顶部可以向远离衬底的方向延伸，且可以穿过该第一保护结构3，并与电容阵列结构连接。另外，该第一保护结构3还可以作为上述所述的钝化结构设置于位线接触垫5和位线结构6底部的侧壁之间，并且还可以位于位线结构6底部的侧壁和位线接触孔8的侧壁之间。
95.在本公开的一个实施例中，如图4所示，第一保护结构3可以包括：第一保护层31和第二保护层32。其中，第一保护层31可以覆盖衬底1的表面和位线接触垫5。并且，其还可以覆盖第一钝化层2和第二钝化层4。第二保护层32可以覆盖第一保护层31。并且，位线结构6的顶部可以穿过第一保护层31并且可以至少位于第二保护层32内。电容接触垫7的顶部可以穿过第一保护层31和第二保护层32，并与电容阵列结构连接。
96.在本实施例中，如图4所示，位线结构6的顶部还可以穿过第二保护层32，并且该位线结构6远离衬底1的表面可以与第二保护层32平齐。并且，当位线结构6远离衬底1的表面
与第二保护层32平齐的时候，该第一保护结构3还可以包括：第三保护层33。该第三保护层33可以覆盖第二保护层32的表面和位线结构6的顶部，并且电容接触垫7的顶部能够穿过该第三保护层33，并与电容阵列结构连接。
97.在本公开的一个实施例中，如图4所示，半导体结构还可以包括：黏附层14。该黏附层14可以位于位线结构6与位线接触垫5之间、位线结构6与第一保护层31之间、以及位线结构6与第二保护层32之间。通过设置黏附层14，能够使得位线结构6更加容易沉积并形成。并且，黏附层14可以起到阻挡作用，防止位线结构6内的离子向位线接触垫5内扩散。该黏附层14的材料可以为氮化钛，但不限于此。
98.为了防止位线接触垫5与后续的电容接触垫7之间发生接触，减少漏电流，在本公开的一实施例中如图5～图8所示，由于该半导体结构用于减少位线接触垫5和电容接触垫7之间的漏电流，因此可以使得位线接触垫5位于位线接触孔8的底部(例如位线接触垫5仅包括第一接触部51)，且位于位线结构6的底部与有源区11之间。也就因此能够减少电容接触垫7与位线接触垫5之间的正对面积，进而减少了位线接触垫5与电容接触垫7之间漏电的可能性。
99.并且，如图5～图8所示，当位线接触垫5包括第二接触部52的时候，第二接触部52可以设置在位线接触孔8内，也就是说第二接触部52的高度可以低于位线接触孔8的高度，也就因此能够减少电容接触垫7与第二接触部52之间的正对面积，进而可以减少位线接触垫5与电容接触垫7之间漏电的可能性。
100.在本公开的一个实施例中，如图5～图8所示，第二接触部52可以不包覆位线结构6底部的侧壁，即：可以理解的是，第二接触部52可以与位线结构6之间具有间隔。在第二接触部52和位线结构6的底部之间可以设置有第一保护结构3。通过该第一保护结构3可以有效防止位线结构6与电容接触垫7之间发生接触，并且，该第一保护结构3也可以覆盖第二接触部52，也就使得第二接触部52与电容接触垫7之间可以通过第一保护结构3绝缘，进而因此能够进一步减少位线接触垫5与电容接触垫7之间漏电的可能性。
101.如图5～图8所示，当第一保护结构3包括第一保护层31时，该第一保护层31可以位于位线结构6与所述位线接触孔8的侧壁之间，以通过该第一保护层31可以有效防止位线结构6与电容接触垫7之间发生接触。
102.在一些实施例中，如图5和图6所示，第二接触部52的厚度可以沿第二接触部52的延伸方向逐渐减小，以此能够增加位线接触垫5与有源区11的接触面积，以降低位线接触垫5与有源区11之间的接触电阻。并且，上述位线接触垫5的结构还能够在保证位线接触垫5与有源区11具有较大接触面积的同时，保证位线接触垫5与电容接触垫7之间不发生接触，从而防止位线接触垫5和电容接触垫7之间产生漏电流。
103.在一些实施例中，第二接触部52还可以与位线结构6接触，第二接触部52的高度可以低于位线接触孔8的高度。由此既可以增大位线接触垫5与位线接触孔8的接触面积以减少接触电阻，还可以增大第二接触部52与位线结构6之间的接触面积以减少接触电阻。同时，通过使得第二接触部52的高度低于位线接触孔8的高度，还可以减少第二接触部52与电容接触垫7的正对面积，从而减少位线接触垫5与电容接触垫7之间漏电的可能性。
104.在一些实施例中，如图9～图10所示，该半导体结构的位线接触垫5还可以仅仅设置第一接触部51，即：位线接触垫5并不具有第二接触部52。此时，第一保护结构3可以位于
位线结构6与位线接触孔8的侧壁之间，也就使得位线接触垫5与电容接触垫7之间可以通过第一保护结构3绝缘，进而因此能够进一步减少位线接触垫5与电容接触垫7之间漏电的可能性。
105.如图3、如图9和图10所示，当第一保护结构3包括第一保护层31时，第一保护层31可以位于位线结构6与位线接触孔8的侧壁之间，也就使得位线接触垫5与电容接触垫7之间可以通过第一保护层31绝缘，进而因此能够减少位线接触垫5与电容接触垫7之间漏电的可能性。
106.在本实施例中，如图3、图9和图10所示，当第一接触部51较厚时，位线结构6的底部还可以位于第一接触部51内，以此增大了位线接触垫5与位线结构6之间的接触面积，从而能够减少位线结构6与位线接触垫5之间的接触电阻。并且，由于第一接触部51的高度是低于位线接触孔8高度的，从而可以减小第一接触部51与电容接触垫7之间的正对面积，也就因此可以减少位线接触垫5和电容接触垫7之间的漏电的可能性。
107.另外，需要说明的是，如图5、图7和图9所示，本公开提供的位线结构6的顶部并不位于位线接触垫5内，该位线结构6的顶部可以向远离有源区11的方向延伸，并且高于衬底1的表面。该位线结构6的材料可以为钨，但不限于此，该位线结构6的材料也可以为其他导电材料，可以根据实际需要进行选择。
108.为了能够在上述半导体结构的基础上，进一步的减少相邻两个位线结构6之间的寄生电容。本公开的实施例提供另外一种半导体结构。如图11所示，可以在第一保护结构3与衬底1之间可以形成有容纳孔18。位线结构6位于该容纳孔18内，且位线结构6与容纳孔18的侧壁之间可以具有空隙区(air gap)。通过设置空隙区能够减小相邻有源区11之间的介电常数，进而能够减小与有源区11电连接的相邻位线结构6之间的介电常数，以此降低相邻位线结构6之间的寄生电容，进而提升最终形成的动态随机存储存储器的性能。
109.在本实施例中，如图11所示，位线结构6的顶部远离衬底1的表面可以与第一保护结构3之间也具有空隙区。通过将位线结构6的顶部远离衬底1的表面与第一保护结构3之间也设置空隙区，能够进一步防止相邻两个位线结构6之间形成寄生电容。
110.在本实施例中，如图11所示，上述容纳孔18可以包括：第一容纳孔181和第二容纳孔182。其中，第一容纳孔181可以与第二容纳孔182相互连通，且第一容纳孔181可以相对于第二容纳孔182靠近衬底1。第二容纳孔182在衬底1上的正投影可以位于第一容纳孔181在衬底1上的正投影内。即：第二容纳孔182的宽度小于第一容纳孔181的宽度。另外，第三保护层33可以位于第二容纳孔182内。从而，本公开通过设置第二容纳孔182的宽度小于第一容纳孔181的宽度，能够使得形成第三保护层33的材料可以通过小口快速沉积，快速封口，进而能够形成空隙区。
111.如图11所示，位线结构6的顶部可以位于第一容纳孔181内，并且该位线结构6在衬底1上的正投影可以位于第二容纳孔182在衬底1上的正投影内。即：位线结构6的宽度可以小于第二容纳孔182的宽度。本公开通过将位线结构6的顶部设置于第一容纳孔181内，能够降低位线结构6的高度，减少了位线结构6与电容接触垫7的正对面积，从而减少位线结构6与电容接触垫7之间的漏电问题。
112.在本实施例中，如图11所示，第一容纳孔181可以位于第一保护层31内，并贯穿第一保护层31；第二容纳孔182可以位于第二保护层32内。第三保护层33可以位于第二保护层
32内，且可以位于第二容纳孔182远离衬底1的一侧，以用来保护位线结构6。
113.另外，在本实施例中，如图11所示，第一保护结构3还可以包括：第四保护层34。该第四保护层34可以覆盖位线结构6的顶部，并且第四保护层34的侧壁可以与第一容纳孔181的侧壁、以及第四保护层34的侧壁与第二绝缘层之间均具有空隙区。通过该第四保护层34能够进一步保护位线结构6。并且，在一些实施例中，第四保护层34还可以作为位线结构6的一部分，从而使得位线结构6与第一保护结构3之间形成空隙区。
114.在本实施例中，如图11所示，第三保护层33和第四保护层34可以同时形成，但不限于此，第三保护层33和第四保护层34也可以分开形成，即：可以先形成第四保护层34再形成第三保护层33。
115.在本公开的一个实施例中，上述第一保护层31的材料可以为氧化硅，第二保护层32的材料可以为氮化硅，第三保护层33的材料可以为氧化硅，第四保护层34的材料可以为氧化硅。但不限于此，第一保护层31、第二保护层32、第三保护层33和第四保护层34也可以采用其他具有绝缘性能的材料，并且该第一保护层31、第二保护层32、第三保护层33和第四保护层34所采用的材料种类也可以相同。
116.本公开的另一方面提供了一种半导体结构的制作方法，该半导体结构的制作方法可以用来制作上述所述的半导体结构。并且，通过该半导体结构的制作方法制作的半导体结构能够有效减少位线接触垫5与位线结构6之间的接触电阻，以及能够有效减少位线结构6与位线结构6之间的寄生电容。
117.具体地，如图12a～图34所示，该半导体结构的制作方法可以包括：
118.步骤s10、提供一衬底1，衬底1包括多个有源区11。
119.步骤s20、在衬底1上形成多个位线接触孔8，并使每一位线接触孔8暴露出每一有源区11。
120.步骤s30、形成多个位线接触垫5，并使每一位线接触垫5位于每一位线接触孔8内，且与有源区11接触。
121.步骤s40、形成多个位线结构6，使得每一位线结构6位于每一位线接触孔8内，并使得位线结构6的底部位于位线接触垫5内。
122.下面对上述各个步骤进行详细说明：
123.在步骤s10中，如图14所示，可以提供一衬底1，该衬底1可以呈平板结构，其形状可以为矩形、圆形、椭圆形、多边形或者不规则图形，其材料可以为硅。但不限于此，本公开对衬底1的形状和材料不做限制，例如：该衬底1的形状也可以为三角形等，材料也可以为其他半导体材料，可以根据实际需要进行选择，这均在本公开的保护范围之内。
124.在本公开的一个实施例中，如图14所示，衬底1可以为硅衬底1，在其内部形成有多个浅沟槽隔离结构12，多个浅沟槽隔离结构12可以并排分布，并在衬底1上隔离出多个有源区11。可以理解的是，两个浅沟槽隔离结构12之间可以具有一个有源区11。该浅沟槽隔离结构12的一端可以位于衬底1的表面，另一端可以向衬底1的内部延伸。浅沟槽隔离结构12可以通过在衬底1内先形成沟槽后，再在沟槽内填充隔离材料层而形成。
125.浅沟槽隔离结构12的材料可以包括氮化硅或氧化硅等，但不限于此，该浅沟槽隔离结构12的材料还可以为其他材料，可以根据实际需要进行选择。同时，本公开对上述浅沟槽隔离结构12的截面形状也不做限制，例如：浅沟槽隔离结构12的截面形状可以为矩形、梯
形等，可以根据实际需要进行设定。
126.在步骤s20中，如图15～图18所示，可以在衬底1上形成多个位线接触孔8，并使每一位线接触孔8暴露出每一有源区11。具体地：如图15所示，可以在衬底1的表面形成初始钝化层15。该初始钝化层15可以整层设置。该初始钝化层15的材料可以为氧化硅，但不限于此，该初始钝化层15的材料也可以为氮化硅，可以根据实际需要进行选择，这均在本公开的保护范围之内。
127.如图15所示，可以在初始钝化层15的表面形成牺牲层9，并在牺牲层9上覆盖光刻胶层10。该牺牲层9可以包括多晶硅层91和氧化硅层92。其中，可以先整层形成多晶硅层91于初始钝化层15的表面以完全覆盖初始钝化层15，再整层形成氧化硅层92于多晶硅层91的表面以完全覆盖多晶硅层91。光刻胶层10也可以整层设置，并完全覆盖氧化硅层92的表面。
128.如图16所示，可以对光刻胶层10、牺牲层9、初始钝化层15和衬底1进行刻蚀，以形成第一钝化层2、多个与有源区11接触的位线接触孔8和位于牺牲层9上的第二通孔13。其中，刻蚀形成的位线接触孔8截面形状可以为梯形，但不限于此，该位线接触孔8的截面形状也可以为其他形状，例如：矩形，三角形等，这均在本公开的保护范围之内。
129.如图16和图19所示，当本公开的位线接触孔8的截面形状为梯形时，位线接触孔8顶部的宽度可以大于其底部的宽度，即：位线接触孔8的宽度可以沿位线接触孔8指向有源区11的方向逐渐减小。从而，该位线接触孔8能够更加方便的在位线接触孔8中形成位线接触垫5，也就能够防止位线接触垫5中出现空洞或者缝隙。也就因此，本公开提供的位线接触孔8能够有效避免位线接触垫5在形成过程出现瑕疵，而造成半导体结构工作的过程中出现电性能异常的问题，以此能够有效提高该半导体结构的性能和使用寿命。
130.在本公开的一个实施例中，如图16所示，刻蚀形成的位线接触孔8底部的宽度可以大于或等于有源区11的宽度，即该位线接触孔8可以位于整个有源区11和部分浅沟槽隔离结构12上。从而，本公开可以通过位线接触孔8完整的暴露整个有源区11，进而能够使得信号的传输效果更好，以提升该半导体结构的性能。
131.另外，需要说明的是，上述第二通孔13仅仅贯穿光刻胶层10和牺牲层9。其并不贯穿整个半导体结构，也不贯穿该半导体结构中除光刻胶层10和牺牲层9之外的其他层结构。
132.在步骤s30中，如图17～图19所示，可以形成多个位线接触垫5，并使每一位线接触垫5可以位于每一位线接触孔8内，且能够与有源区11接触。具体地：如图17所示，可以在位线接触孔8的侧壁和底壁、第二通孔13的侧壁上沉积形成第二钝化层4，该第二钝化层4可以与第一钝化层2连接。并且，该第二钝化层4可以完全覆盖位线接触孔8的侧壁和底壁，也可以完全覆盖第二通孔13的侧壁，以此保证第二钝化层4具有良好的绝缘和钝化效果。
133.在本公开的一个实施例中，如图17所示，该第二钝化层4的材料可以为氮化硅，但不限于此，该第二钝化层4的材料也可以为氧化硅等具有绝缘材料，可以根据实际需要进行选择。
134.在本公开的一个实施例中，如图17所示，可以利用化学气相沉积法在位线接触孔8的侧壁和底壁、第二通孔13的侧壁上沉积形成第二钝化层4，但形成第二钝化层4的方法不限于化学气相沉积法，也可以采用涂敷工艺等。
135.如图18和图19所示，可以在位线接触孔8内形成位线接触垫5，该位线接触垫5可以与有源区11接触，且第二钝化层4可以位于位线接触垫5的侧壁与位线接触孔8的侧壁之间。
136.在一些实施例中，如图19所示，位线接触垫5可以填充满整个位线接触孔8，并且位线接触垫5可以与位于位线接触孔8侧壁上的第二钝化层4接触。但不限于此，位线接触垫5也可以仅仅填充部分位线接触垫孔8。
137.在本公开的一个实施例中，如图18和图19所示，可以利用化学气相沉积法在位线接触孔8内沉积多晶硅材料，以形成位线接触垫5。但不限于此，本公开对形成位线接触垫5的方法和材料不做限制。
138.在本公开的一个实施例中，在位线接触孔8内形成位线接触垫5之前，可以去除光刻胶层10、氧化硅层92、多晶硅层91、位于第二通孔13内壁上的第二钝化层4和位于位线接触孔8底部的第二钝化层4。从而能够仅仅保留位于位线接触孔8侧壁的第二钝化层4。
139.在本实施例中，如图18～图19所示，可以采用干法刻蚀的工艺去除光刻胶层10、氧化硅层92、多晶硅层91、位于第二通孔13内壁上的第二钝化层4和位于位线接触孔8底壁的第二钝化层4。但不限于此，也可以采用其他的工艺去除光刻胶层10、氧化硅层92、多晶硅层91、位于第二通孔13内壁上的第二钝化层4和位于位线接触孔8底部的第二钝化层4，例如：湿法刻蚀等。
140.在上述步骤s40中，如图18～图22所示，可以形成多个位线结构6，使得每一位线结构6位于每一位线接触孔8内，并使得位线结构6的底部位于所述位线接触垫5内。具体地：
141.如图20所示，可以形成第一保护结构3，以覆盖第一钝化层2、第二钝化层4以及位线接触垫5的表面。需要说明的是，该第一保护结构3可以整层设置，且该第一保护结构3可以完全覆盖第一钝化层2、第二钝化层4以及位线接触垫5的表面。
142.如图21所示，可以对第一保护结构3和位线接触垫5进行刻蚀，以形成多个第一通孔16。该第一通孔16的底部可以贯穿第一保护结构3，并且位于位线接触垫5内。
143.如图21～22所示，可以在第一通孔16的侧壁和底壁形成黏附层14，并在黏附层14远离第一通孔16的侧壁和底壁的一侧形成位线结构6。由于第一通孔16的底部贯穿第一保护结构3，并位于位线接触垫5内，从而可以使得在第一通孔16内形成的位线结构6的底部位于位线接触垫5内，且使得位线结构6的顶部至少位于第一保护结构3内。由于本公开的位线结构6的底部位于位线接触垫5内，从而可以降低位线结构6的高度，进而可以减少相邻两个位线结构6之间的正对面积，也就有利于减少相邻的两个位线结构6之间的寄生电容。并且，还可以减少位线结构6与后续设置的电容接触垫7之间正对面积，也就能够减少位线结构6与后续设置的电容接触垫7之间的寄生电容，进而能够有效提升半导体结构的性能。
144.本公开通过设置黏附层14，能够使得位线结构6更加容易沉积并形成。并且，黏附层14可以起到阻挡作用，防止位线结构6内的离子向位线接触垫5内扩散。
145.另外，需要说明的是，位线结构的底部可以包括位线结构6的底壁和位线结构6中与底壁连接的部分侧壁。
146.在本公开的一个实施例中，如图21所示，第一保护结构3可以包括：第一保护层31和第二保护层32。可以先形成第一保护层31于第一钝化层2、第二钝化层4以及位线接触垫5的表面，再在第一保护层31的表面形成第二保护层32。其中，第一保护层31和第二保护层32可以采用化学气相沉积的方法形成，但不限于此，第一保护层31和第二保护层32也可以采用涂敷的方法形成。可以对第一保护层31、第二保护层32和位线接触垫5进行刻蚀，以形成多个第一通孔16。该第一通孔16的底部可以贯穿第一保护层31、第二保护层32，并且位于位
线接触垫5内。
147.在本公开的一个实施例中，第一保护层31的材料可以为氧化硅，第二保护层32的材料可以为氮化硅，但不限于此，第一保护层31和第二保护层32的材料也可以为其他绝缘材料，且第一保护层31和第二保护层32的材料可以相同。
148.在本实施例中，如图21所示，可以采用化学气相沉积的方法在第一通孔16的侧壁和底壁沉积氮化硅，以形成黏附层14。并且，如图22所示，可以在黏附层14远离第一通孔16的侧壁和底壁沉积形成位线结构6的材料，以形成位线结构6，并且由于第一通孔16的底部贯穿第一保护层31、第二保护层32，并位于位线接触垫5内，从而可以使得在第一通孔16内形成的位线结构6的底部位于位线接触垫5内，且使得位线结构6的顶部穿过第一保护层31并至少位于第二保护层32内。本公开通过将位线结构6的底部设置于位线接触垫5内，可以降低位线结构6的高度，从而可以减少相邻两个位线结构6之间的正对面积，从而有利于减少相邻的两个位线结构6之间的寄生电容、位线结构6与电容接触垫7之间的寄生电容，进而能够有效提升半导体结构的性能。
149.在本公开中，形成位线结构6的材料可以为钨，但不限于此，也可以为其他可以导电的材料。
150.在本公开的一个实施例中，如图22所示，可以使得位线结构6的顶部穿过第二保护层32，并且使得位线结构6远离衬底1的表面与第二保护层32平齐。当位线结构6远离衬底1的表面与第二保护层32平齐的时候，在形成位线结构6之后，还可以在第二保护层32的表面和位线结构6的顶部形成第三保护层33。
151.在本实施例中，如图23所示，可以采用沉积的方式在第二保护层32的表面和位线结构6的顶部沉积氧化硅材料，以形成第三保护层33。但不限于此，还可以采用涂敷的方式形成第三保护层33，且第三保护层33的材料也可以不为氧化硅，例如，第三保护层33的材料也可以为氮化硅等绝缘材料。另外，该第二保护层32可以整层设置，即：该第三保护层33可以完全覆盖第二保护层32和位线结构6的顶部，以此能够更好的保护第三保护层33和位线结构6。
152.在本公开的一个实施例中，如图24～图25所示，在步骤s40之后，即：在形成第三保护层33之后，半导体的制作方法还可以包括：
153.步骤s50、在位线结构6的两侧形成多个电容接触垫7，并使电容接触垫7与有源区11接触。具体地：如图24所示，可以对衬底1、第一钝化层2、第一保护层31、第二保护层32和第三保护层33进行刻蚀，以在位线结构6的两侧形成多个第三通孔17。该第三通孔17可以贯穿第三保护层33、第二保护层32、第一保护层31，并且第三通孔17的底部可以暴露有源区11和部分浅沟槽隔离结构12。
154.如图25所示，可以在第三通孔17内形成电容接触垫7，并使电容接触垫7的一端与有源区11接触，使电容接触垫7的另一端穿过第三保护层33。具体地，可以在第三通孔17内利用化学气相沉积法沉积多晶硅材料，并利用多晶硅材料填充满整个第三通孔17，从而形成电容接触垫7。
155.如图26～图32所示，为了防止位线结构6与后续的电容接触垫7之间发生接触，而影响半导体结构的性能，本公开提供了另一个实施例，如图12b和26所示，在步骤s30，中，可以形成多个位线接触垫5，并使得每一位线接触垫5位于每一位线接触孔8内，且使得位线接
触垫5与有源区11接触，使位线接触垫5的高度低于位线接触孔8的高度。具体地，可以在位线接触孔8内形成初始位线接触垫5，并使初始位线接触垫5与有源区11接触。可以对初始位线接触垫5进行刻蚀，以保留位于位线接触孔8底部的部分初始位线接触垫5，以使保留的初始位线接触垫5的高度t低于位线接触孔8的高度l，从而形成位线接触垫5。由于保留的位线接触垫5的高度t可以低于位线接触孔8的高度l，也就因此能够减少后续形成的电容接触垫7与位线接触垫5之间的正对面积，进而减少了位线接触垫5与电容接触垫7之间漏电的可能性。
156.在本实施例中，如图26～图29所示，在步骤s40中，可以形成多个位线结构6，并使得每一位线结构6位于每一位线接触孔8内，且使得位线结构6接触位线接触垫5。具体地，可以在衬底1的表面和位线接触孔8内形成第一保护结构3，且使得第一保护结构3覆盖位线接触垫5。如图28所示，可以对第一保护结构3进行刻蚀，以形成多个第一通孔16，并使得该第一通孔16的底部可以贯穿第一保护结构3，并且可以位于位线接触垫5内以暴露部分位线接触垫5。同时，可以在第一通孔16的侧壁和位线接触孔8的表面形成位线结构6。由于本公开的位线结构6的底部可以与位线接触垫5接触，从而可以降低位线结构6的高度，进而可以减少相邻两个位线结构6之间的正对面积，也就有利于减少相邻的两个位线结构6之间的寄生电容。并且，还可以减少位线结构6与后续设置的电容接触垫7之间正对面积，也就能够减少位线结构6与后续设置的电容接触垫7之间的寄生电容，进而能够有效提升半导体结构的性能。
157.具体地，如图26～图27所示，可以在衬底1的表面和位线接触孔8内用沉积的方法形成第一保护层31，并使得第一保护层31覆盖位线接触垫5。当第一保护层31覆盖位线接触垫5时，也就能够使得位线接触垫5与后续形成的电容接触垫7之间可以通过第一保护层31绝缘，进而因此能够进一步减少位线接触垫5与后续形成的电容接触垫7之间漏电的可能性。可以在第一保护层31的表面利用沉积的方法形成第二保护层32，并使得第二保护层32覆盖第一保护层31。
158.在本实施例中，如图28所示，在步骤s40中，可以对第一保护层31和第二保护层32进行刻蚀，以形成多个第一通孔16，并使得该第一通孔16的底部可以贯穿第一保护层31和第二保护层32，并且暴露部分位线接触垫5。如图26和图27所示，可以在第一通孔16的侧壁和位线接触孔8的表面形成黏附层14，在黏附层14远离第一通孔16的侧壁和底壁的一侧形成位线结构6。
159.在本公开的一个实施例中，如图28～图29所示，第一通孔16的底部可以贯穿第一保护层31和第二保护层32，并位于位线接触垫5内，从而可以使得在第一通孔16内形成的位线结构6的底部位于位线接触垫5内，且使得位线结构6的顶部至少位于第二保护层32内。由于本公开的位线结构6的底部位于位线接触垫5内，从而可以降低位线结构6的高度，进而可以减少相邻两个位线结构6之间的正对面积，也就有利于减少相邻的两个位线结构6之间的寄生电容。并且，还可以减少位线结构6与后续设置的电容接触垫7之间正对面积，也就能够减少位线结构6与后续设置的电容接触垫7之间的寄生电容，进而能够有效提升半导体结构的性能。
160.由于，如图28～图29所示，本公开位线结构6是在第一保护层31中的第一通孔16内形成的，所以位线结构6与位线接触垫5之间也是具有第一保护层31的。因此，本公开通过设
置第一保护层31能够有效防止位线结构6与电容接触垫7之间发生接触。
161.另外，在本实施例中，如图10和图29所示，位线结构6的底部可以位于位线接触垫5内，也可以仅与位线接触垫5接触。通过将位线结构6的底部设置于位线接触垫5内或者使得位线结构6的底部与位线接触垫5接触，可以降低位线结构6的高度，从而可以减少相邻两个位线结构6之间的正对面积，从而有利于减少相邻的两个位线结构6之间的寄生电容、位线结构6与电容接触垫7之间的寄生电容、进而能够有效提升半导体结构的性能。
162.在本实施例中，如图26～图32所示，位线接触孔8的侧壁上还可以设置有第二接触部52，第二接触部52的厚度可以沿第二接触部52的延伸方向逐渐减小。从而，能够增加位线接触垫5与有源区11的接触面积，以降低位线接触垫5与有源区11之间的接触电阻。并且，上述位线接触垫5的结构还能够在保证位线接触垫5与有源区11具有较大接触面积的同时，保证位线接触垫5与电容接触垫7之间不发生接触，从而防止位线接触垫5和电容接触垫7之间产生漏电流。
163.在本实施例中，如图30所示，可以采用沉积的方式在第二保护层32的表面和位线结构6的顶部沉积氧化硅材料，以形成第三保护层33。但不限于此，还可以采用涂敷的方式形成第三保护层33，且第三保护层33的材料也可以不为氧化硅，例如，第三保护层33的材料也可以为氮化硅等绝缘材料。
164.如图13和图33～图36所示，为了能够进一步的减少相邻两个位线结构6之间的寄生电容。本公开再提供了一个实施例，在步骤s40之后，即：在形成位线结构6之后，可以进行步骤s50：对位线结构6进行刻蚀，以使位线结构6的顶部位于第一保护层31内，并在第二保护层32内形成第二容纳孔182。
165.具体地，如图33～图34所示，可以对位线结构6进行刻蚀，以使得位线结构6的顶部位线第一保护层31内，并且使得位线结构的顶部具有空隙。如图35所示，可以利用湿法刻蚀对第一保护层31进行刻蚀，以在第一保护层31内形成第一容纳孔181，并使得第二容纳孔182在衬底1上的正投影位于第一容纳孔181在衬底1上的正投影内。
166.如图35所示，本公开提供的第一绝缘层31与第二绝缘层32的材料可以不同，且第一绝缘层31的刻蚀速率可以大于第二绝缘层32的刻蚀速率。因此，本公开可以先对第二绝缘层32进行刻蚀，以形成第二容纳孔182。然后再通过第二容纳孔182对第一绝缘层31进行刻蚀，以形成第一容纳孔181。由于第一绝缘层31相对于第二绝缘层32来说，具有更快的刻蚀速率，也就因此可以在第一绝缘层31中形成较大宽度的第一容纳孔181。进而，也就因此能够使得第二容纳孔182在衬底1上的正投影位于第一容纳孔182在衬底1上的正投影内。
167.从而，如图35所示，本公开通过使得第一容纳孔181的宽度大于第二容纳孔182的宽度，能够使得位线结构6的顶部和第一容纳孔181的侧壁和第二保护层32之间具有空隙区。本公开通过设置空隙区能够减小相邻有源区11之间的介电常数，进而能够减小与有源区11电连接的相邻位线结构6之间的介电常数，以此降低相邻位线结构6之间的寄生电容，进而提升最终形成的动态随机存储存储器的性能。
168.如图36所示，步骤s60：可以在第二保护层32内形成第三保护层33，并且使得第三保护层33位于第二容纳孔182远离衬底1的一侧，以用来保护位线结构6。该第三保护层33的材料也可以为氧化硅。
169.在本公开的一个实施例中，如图36所示，可以采用化学气相沉积的方法在第二保
护层32内形成第三保护层33。并且，由于第二容纳孔182的宽度小于第一容纳孔181的宽度，从而能够使得形成第三保护层33的材料可以通过小口快速沉积，快速封口，进而能够形成空隙区。
170.另外，如图36所示，可以同时利用化学气相沉积的方法在位线结构6的顶部形成第四保护层34。该第四保护层34的材料也可以为氧化硅，但不限于此。但不限于此，第三保护层33和第四保护层34也可以不使用化学气相沉积的方法形成，并且第三保护层33和第四保护层34也可以不同时形成。即：可以先形成第四保护层34再形成第三保护层33。
171.除此之外，在本实施例中，位线接触垫5的高度还可以低于位线接触孔8的高度，由此可以有效减少位线接触垫5与电容接触垫7之间的减少漏电。该位线接触垫5的形状可以参考上述各实施例中对位线接触垫5的描述，本实施例在此不再进行重复赘述。
172.需要说明的是，上述各实施例对应的位线接触垫5、位线结构6的形状和位置关系，以及各个实施例所带来的有益效果均已经在上述半导体结构这一主题中进行了具体地阐述。从而，在半导体结构的制作方法这一主题中对此不在进行重复赘述，可以参考半导体结构这一主题中所阐述的具体内容，这是在本公开的保护范围之内的。
173.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。