用于执行智能刷新操作的存储器件和包括其的存储系统的制作方法

用于执行智能刷新操作的存储器件和包括其的存储系统
1.相关申请的交叉引用
2.本技术要求于2021年9月6日提交的申请号为10-2021-0118434的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开的各种实施例涉及一种半导体电路，具体地，涉及一种用于执行智能刷新操作的存储器件，以及一种包括该存储器件的存储系统。


背景技术：

4.一种半导体器件，包括用于在其中储存数据的多个存储单元。每个存储单元由单元电容器和单元晶体管组成。半导体器件通过单元电容器的充电或放电操作来储存数据，并且储存在单元电容器中的电荷量需要始终保持恒定。然而，储存在单元电容器中的电荷量由于与外围电路的电压差而改变。这样，当储存在单元电容器中的电荷量改变时，就表明储存在单元电容器中的数据发生了改变。在这种情况下，储存的数据可能会丢失。半导体器件执行刷新操作以便防止这种数据丢失。
5.由于加工技术的发展已逐渐提高了半导体器件的集成度，因此存储单元之间的距离缩小，并且与各个存储单元耦接的字线之间的距离缩小。当字线之间的距离缩小时，相邻字线之间可能会发生干扰，这使得难以保留与相应字线耦接的存储单元中储存的数据。也就是说，数据丢失的概率会增大。


技术实现要素：

6.本公开的各种实施例涉及一种存储器件，其另外包括用于保存用于激活操作的接收地址的计数信息的存储区域，并且根据该计数信息来执行刷新与被最频繁激活的字线邻近的字线的智能刷新操作，以及包括该存储器件的存储系统。
7.本公开所要解决的技术问题不限于上述那些，本领域技术人员可以通过以下描述清楚地理解其他未提及的技术问题。
8.在本公开的实施例中，一种存储器件可以包括：存储体，其包括用作正常区域的第一单元矩阵和用作行锤区域和冗余区域的第二单元矩阵，所述区域中的每个区域都是存储单元阵列；目标地址生成电路，其适用于：在激活操作期间通过对所述行锤区域执行内部访问操作，把用于对所述存储体进行的所述激活操作的接收地址的计数保存在所述行锤区域中，以及把与满足预设条件的特定的计数相对应的地址设置为目标地址；刷新控制电路，其适用于控制对所述目标地址进行的智能刷新操作；以及列修复电路，其适用于当所述正常区域的位线有缺陷时，用所述冗余区域的位线来修复所述正常区域的位线。
9.在本公开的实施例中，一种存储系统可以包括：存储器件，其包括第一存储体和第二存储体，所述第一存储体包括用作第一正常区域的第一单元矩阵和用作行锤区域和第一冗余区域的第二单元矩阵，所述第二存储体包括用作第二正常区域的第三单元矩阵和用作
第二冗余区域的第四单元矩阵，所述区域中的每个区域都是存储单元阵列；以及存储控制器，其适用于将重要数据储存在第一存储体中，将正常数据储存在第二存储体中，所述正常数据的可靠性低于所述重要数据。存储器件可以包括：目标地址生成电路，其适用于在激活期间通过对所述行锤区域执行内部访问操作，把用于对所述第一存储体进行的所述激活操作的接收地址的计数保存在所述行锤区域中，并且把与满足预设条件的特定的计数相对应的地址设置为目标地址；刷新控制电路，其适用于控制对所述目标地址进行的智能刷新操作；和列修复电路，其适用于当所述第一正常区域的位线有缺陷时，用所述第一冗余区域的位线修复所述第一正常区域的位线，以及当所述第二正常区域的位线有缺陷时，用所述第二冗余区域的位线修复所述第二正常区域的位线。
10.在本公开的实施例中，一种存储器件可以包括：存储体，其包括第一单元矩阵和第二单元矩阵，在其中共享字线之一的单元行，所述第二单元矩阵包括相对于列彼此电隔离的第一单元阵列和第二单元阵列；以及控制电路，其被配置为：用所述第一单元阵列内的单元列修复所述第一单元矩阵内的单元列，每当对与所述字线耦接的单元执行激活操作时更新与所述字线之一相对应的计数，所述计数被储存在所述第二单元阵列中，并且基于所述计数中的最大值对与一个或更多个所述字线耦接的所述单元执行刷新操作。
11.根据本公开的实施例，所述存储器件和所述存储系统可以另外包括用于保存所有地址的逻辑电平组合的行锤区域，并且执行刷新与根据通过计算所有地址的逻辑电平组合获得的结果被最频繁激活的字线邻近的字线的智能刷新操作。通过此操作，存储器件和存储系统可以准确地计算所有地址逻辑电平组合的输入计数，并刷新被最频繁激活的字线和与其邻近的字线，从而最小化字线之间的干扰。
12.此外，当给存储器件增加行锤区域时，包括行锤区域的单元矩阵的其他部分可以用作冗余区域。这样的配置可以最小化由于增加了行锤区域而发生的面积开销。
附图说明
13.图1是用于说明根据本公开的实施例的存储器件的示例的图。
14.图2是用于说明根据本公开的实施例的图1中公开的存储器件的组件中的存储体的示例的图。
15.图3是用于说明根据本公开的实施例的图1中公开的存储器件的组件中的激活控制电路的示例的图。
16.图4是用于说明根据本公开的实施例的图1中公开的存储器件的组件中的目标地址生成电路的示例的图。
17.图5是用于说明根据本公开的实施例的图1中公开的存储器件的组件中的存储体的另一示例的图。
18.图6是用于说明根据本公开的另一实施例的存储器件的示例的图。
19.图7是用于说明根据本公开的实施例的包括图6中公开的存储器件的存储系统的示例的图。
具体实施方式
20.下面参照附图描述本公开的各种实施例。然而，本公开的要素和特征可以被不同
地配置或布置以形成其他实施例，其可以是任何公开的实施例的变体。
21.在本公开中，对于“一个实施例”、“示例实施例”、“实施例”、“另一实施例”、“一些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中包括的各种特征(例如，元件、结构、模块、组件、步骤、操作、特征等)的引用旨在表示任何这样的特征被包括在本公开的一个或更多个实施例中，但可以或不一定组合在相同的实施例中。
22.在本公开中，术语“包括”、“包括有”、“包含”和“包含有”是开放式的。如在所附权利要求中使用的，这些术语指定了所述要素的存在并且不排除存在或添加一种或更多种其他要素。权利要求中的术语不排除该装置包括附加组件(例如，接口单元、电路等)的可能。
23.在本公开中，各种单元、电路或其他组件可以如“被配置为”执行一个或多个任务来被描述或要求保护。在这样的上下文中，“被配置为”可以用于通过指示块/单元/电路/组件包括在操作期间执行一个或更多个任务的结构(例如，电路)来表示结构。因此，即使在该指定的块/单元/电路/组件当前不可操作(例如，未打开或激活)时，所述块/单元/电路/组件也可以说是被配置为执行所述任务。与“被配置为”语言一起使用的块/单元/电路/组件包括硬件，例如电路、储存可执行以实施操作的程序指令的存储器等。此外，“被配置为”可以包括通用结构(例如，通用电路)，其通过软件和/或固件(例如，fpga或执行软件的通用处理器)操纵，以能够执行相关任务的方式操作。“被配置为”还可以包括适应制造工艺(例如，半导体制造设施)以制造实施或执行一个或更多个任务的器件(例如，集成电路)。
24.如在本公开中使用的，术语“电路”或“逻辑”是指以下所有内容：(a)仅硬件电路的实施方式(例如仅模拟和/或数字电路的实施方式)和(b)电路和软件(和/或固件)的组合，例如(如适用于如下)：(i)处理器的组合或(ii)处理器/软件的部分(包括数字信号处理器)、软件和存储器，其一起工作以使设备(例如移动电话或服务器)执行各种功能以及(c)电路，例如微处理器或微处理器的一部分，其需要软件或固件才能运行，即使软件或固件并不以物理方式存在。此“电路”或“逻辑”的定义适用于本技术中对该术语的所有使用，包括在任何权利要求中。作为另一个示例，如在本技术中使用的，术语“电路”或“逻辑”还涵盖仅处理器(或多个处理器)或处理器的一部分及其(或它们的)随附软件和/或固件。术语“电路”或“逻辑”还涵盖，例如，并且如果适用于特定权利要求要素，用于储存器件的集成电路。
25.如本文所用，术语“第一”、“第二”、“第三”等被用作这些术语修饰的名词的标记，并且不暗示任何类型的排序(例如，空间、时间、逻辑等)。术语“第一”和“第二”不一定意味着第一个值必须写在第二个值之前。此外，尽管在本文中可以使用这些术语来标识各种元件，但是这些元件不受这些术语的限制。这些术语被用于将一个元件与另一个具有相同或相似名称的元件区分开来。例如，可以将第一电路与第二电路区分开。
26.此外，术语“基于”被用于描述影响决定的一个或更多个因素。该术语不排除可能影响决定的附加因素的可能。即，决定可以仅基于那些因素或至少部分地基于那些因素。例如，短语“基于b确定a”。虽然在这种情况下，b是影响a的确定的因素，但这样的短语并不排除a的确定也基于c。在其他情况下，a可能仅基于b而被确定。
27.在本文中，数据的项、数据项、数据条目或数据的条目可以是比特位序列。例如，数据项可以包括文件的内容、文件的一部分、存储器中的页、面向对象程序中的对象、数字消息、数字扫描图像、视频或音频的一部分、元数据或任何其他可以由比特位序列表示的实体。根据一个实施例，数据项可以包括离散对象。根据另一个实施例，数据项可以包括在两
个不同组件之间的传输包内的信息单元。
28.图1是用于描述根据本公开的实施例的存储器件的示例的图。
29.参考图1，根据实施例的存储器件1可以包括激活控制电路11、目标地址生成电路12、刷新控制电路13和存储体20。虽然图中未示出，但是存储器件1可以进一步包括正常操作控制电路。
30.存储体20可以包括第一单元矩阵21和第二单元矩阵22。
31.第一单元矩阵21可以用作用于在其中储存正常数据的正常区域。
32.第二单元矩阵22可以用作行锤区域(rh区域)222和冗余区域(rddc区域)221。
33.行锤区域222可以保存被输入到存储体20用于激活操作的地址add《1:n》的计数rcn的信息。
34.冗余区域221可以包括内部位线rbl，当位线bl具有缺陷时，该内部位线rbl被用于代替被用作正常区域的第一单元矩阵21的位线bl。
35.激活控制电路11可以从外部设备(例如，存储器控制器)接收激活命令act和刷新命令ref。
36.激活控制电路11可以基于激活命令act和刷新命令ref来生成内部读取信号ird、内部比较信号icmp和内部写入信号iwt。
37.激活控制电路11可以生成内部读取信号ird、内部比较信号icmp和内部写入信号iwt，所述内部读取信号ird、内部比较信号icmp和内部写入信号iwt基于激活命令act而顺序地生成。
38.激活控制电路11可以基于刷新命令ref来生成内部写入信号iwt。
39.由激活控制电路11生成的内部读取信号ird和内部写入信号iwt可以不直接与由正常操作控制电路生成的正常读取命令rd和正常写入命令wt相关。
40.例如，由正常操作控制电路生成的正常读取命令rd和正常写入命令wt可以被用于向/从存储体20的正常区域或冗余区域221输入/输出正常数据。也就是说，正常操作控制电路可以通过在对存储体20进行激活操作期间对存储体20的正常区域或冗余区域221执行访问操作来输入/输出正常数据。另一方面，由激活控制电路11生成的内部读取信号ird和内部写入信号iwt可以被传送到目标地址生成电路12，并被用于对行锤区域222执行内部访问操作。
41.在对存储体20进行激活操作期间，目标地址生成电路12可以通过对行锤区域222执行内部访问操作将地址add《1:n》的计数rcn保存在第二单元矩阵22中所包括的行锤区域222中。
42.当保存在行锤区域222中的计数rcn的条目之一满足预设条件时，目标地址生成电路12可以将与计数rcn相对应的地址设置为目标地址tga《1:n》。
43.目标地址生成电路12可以在对存储体20进行激活操作期间从激活控制电路11接收内部读取信号ird、内部比较信号icmp和内部写入信号iwt。
44.目标地址生成电路12可以响应于从激活控制电路11接收到的内部读取信号ird对行锤区域222执行内部读取操作。
45.目标地址生成电路12可以响应于从激活控制电路11接收到的内部比较信号icmp来执行内部比较操作。
46.目标地址生成电路12可以响应于从激活控制电路11接收到的内部写入信号iwt对行锤区域222执行内部写入操作。
47.目标地址生成电路12可以从外部设备(例如，存储器控制器)接收地址add《1:n》。地址add《1:n》可以包括n个比特位，其中n可以是等于或大于2的自然数。行锤区域222可以储存与第一单元矩阵21和第二单元矩阵22共同耦接的所有字线wl(见图2)相对应的计数rcn的条目。在一个实施例中，在行锤区域222内所述字线wl中的每一个的计数rcn最初可以具有值“0”。当接收到指示字线wl中的特定字线的地址add《1:n》时，目标地址生成电路12可以更新行锤区域222内的计数rcn的条目中的与特定字线相对应的计数rcn。在本公开中，地址add《1:n》的计数rcn意指计数rcn的条目中的与由地址add《1:n》指示的字线相对应的计数rcn，该计数rcn的条目对应于所有字线wl并且被储存在行锤区域222中。
48.目标地址生成电路12可以在内部读取操作期间更新地址add《1:n》的计数rcn，然后在内部写入操作期间将更新的计数rcn保存在行锤区域222中。
49.在一个实施例中，目标地址生成电路12可以在内部读取操作期间通过对第一地址add《1:n》被接收的次数进行计数来将第一地址add《1:n》的计数rcn更新为值'3'，然后在内部写入操作期间将更新的计数rcn保存在行锤区域222中。
50.在另一实施例中，目标地址生成电路12可以在内部读取操作期间通过对第二地址add《1:n》被接收的次数进行计数将第二地址add《1:n》的计数rcn更新为值'7'，然后在内部写入操作期间将生成的计数rcn保存在行锤区域222中。
51.目标地址生成电路12在内部读取操作期间更新地址add《1:n》的计数rcn的操作可以意指以下操作：在内部读取操作期间从行锤区域222读取地址add《1:n》的计数rcn，然后通过向上计数操作更新读取计数rcn。因此，在内部写入操作期间从目标地址生成电路12传送到行锤区域222的计数rcn可以意指在内部读取操作期间通过对读取的计数rcn进行向上计数而更新的计数rcn。简言之，目标地址生成电路12可以在内部读取操作期间从行锤区域222读取地址add《1:n》的计数rcn，通过向上计数操作来更新读取的计数rcn，并在内部写入操作期间将更新的计数rcn保存在行锤区域222中。
52.在一个实施例中，响应于对第一地址add《1:n》进行的激活操作，目标地址生成电路12可以在内部读取操作期间从行锤区域222读取第一地址add《1:n》的计数rcn'3'，并通过向上计数操作将读取的计数rcn更新成第一地址add《1:n》的计数rcn'4'，并在内部写入操作期间将第一地址add《1:n》的更新的计数rcn保存在行锤区域222中。
53.在另一实施例中，响应于对第二地址add《1:n》进行的激活操作，目标地址生成电路12可以在内部读取操作期间从行锤区域222读取第二地址add《1:n》的计数rcn'7'，并通过向上计数操作将读取的计数rcn更新成第二地址add《1:n》的计数rcn'8'，并在内部写入操作期间将第二地址add《1:n》的更新的计数rcn保存行锤区域222中。
54.在又一实施例中，即使当初始值'0'的计数rcn被保存用于第三地址add《1:n》时，目标地址生成电路12也可以在内部读取操作期间响应对第三地址add《1:n》进行的激活操作来读取第三地址add《1:n》的计数rcn'0'，并通过向上计数操作将读取的计数rcn更新成第三地址add《1:n》的计数rcn'1'，并在内部写入操作期间将第三地址add《1:n》的更新的计数rcn保存在行锤区域222中。
55.当在行锤区域222中储存的计数rcn的条目之中特定地址add《1:n》的计数rcn满足
预设条件时，目标地址生成电路12可以将特定地址add《1:n》设置为目标地址tga《1:n》。
56.在一个实施例中，目标地址生成电路12可以选择在行锤区域222中保存的计数rcn的条目之中的最高计数的计数rcn，然后可以把指示与行锤区域222中保存的计数rcn的条目之中的最高计数的计数rcn相对应的字线的特定地址add《1:n》设置为目标地址tga《1:n》。
57.在响应于从激活控制电路11接收到的内部比较信号icmp内部比较操作被执行的时段中，目标地址生成电路12可以执行选择在行锤区域222中保存的计数rcn的条目之中的满足预设条件的计数的操作。
58.目标地址生成电路12可以响应于从刷新控制电路13接收到的智能刷新信号sr向存储体20输出来自自身的目标地址tga《1:n》。也就是说，当刷新控制电路13生成智能刷新信号sr以对存储体20执行智能刷新操作时，目标地址生成电路12可以向存储体20输出目标地址tga《1:n》以基于目标地址tga《1:n》对一个或更多个字线执行智能刷新操作。
59.智能刷新操作可以意指刷新存储体20中所包括的多个字线wl1、wl2、wl3、......之中的与目标地址tga《1:n》相对应的字线邻近的一个或更多个字线的操作。在一个实施例中，当与目标地址tga《1:n》相对应的字线是存储体20中所包括的多个字线wl1、wl2、wl3、......之中的第j字线时，在对目标地址tga《1:n》的智能刷新操作期间，不仅第j字线而且与第j字线相邻的第(j 1)字线和第(j-1)字线可以被选择和刷新。这里，j是等于或大于1的自然数。
60.目标地址生成电路12可以在智能刷新操作被执行之后执行内部写入操作，从而复位行锤区域222中保存的计数rcn的条目之中的与目标地址tga《1:n》相对应的计数。
61.刷新控制电路13可以从外部设备(例如，存储器控制器)接收刷新命令ref。
62.刷新控制电路13可以基于刷新命令ref来生成智能刷新信号sr和内部刷新信号ir。
63.刷新控制电路13可以生成智能刷新信号sr，智能刷新信号sr在刷新命令ref被以与用于执行智能刷新操作的条件相对应的形式输入时被使能。刷新控制电路13可以生成智能刷新信号sr并将所生成的智能刷新信号sr传送给存储体20和目标地址生成电路12，从而控制对目标地址tga《1:n》的智能刷新操作。
64.刷新控制电路13可以生成内部刷新信号ir，内部刷新信号ir在刷新命令ref被以与用于执行自刷新操作的条件相对应的形式输入时被使能。刷新控制电路13可以生成内部刷新信号ir以执行自刷新操作。
65.当位线bl具有缺陷时，列修复电路30可以利用冗余区域221的位线rbl来修复正常区域的位线bl。
66.在一个实施例中，当在正常区域中所包括的第一位线中发生缺陷时，列修复电路30可以利用冗余区域221中所包括的第二位线来修复第一位线。在这种情况下，当用于访问第一位线的列地址被输入时，列修复电路30可以阻止对第一位线的访问，从而访问第二位线而不是第一位线。
67.行锤区域222可以响应于在存储器件1开始操作的上电时段和启动时段期间输入的初始化信号init来初始化其中保存的计数rcn的所有条目。初始化的计数rcn的比特位可以都具有逻辑低电平'0'。
68.作为参考，在上述实施例中描述的计数rcn可以包括预定义的比特位数。在一个实施例中，计数rcn可以包括六比特位。
69.图2是用于说明根据本公开的实施例的图1中公开的存储器件的组件中的存储体的示例的图。
70.参考图2，存储体20可以包括第一单元矩阵21和第二单元矩阵22。
71.尽管在图1中未详细示出，在图2中行区域23可以位于存储体20的左侧和右侧中的任意一侧。图2示出了行区域23位于存储体20的左侧。此外，列区域24可以位于存储体20的顶侧和底侧中的任意一侧。图2示出了列区域24位于存储体20的底侧。此外，交叉区域25可以位于行区域23和列区域24之间。
72.在存储体20中所包括的单元矩阵21和22之间，第二单元矩阵22可以比第一单元矩阵21更靠近行区域23。如图2所示，当行区域23位于存储体20的左侧时，第二单元矩阵22可以位于存储体20中的左侧，并且第一单元矩阵21可以位于存储体20中的右侧。当不同于图2所示的配置行区域23位于存储体20的右侧时，第二单元矩阵22可以位于存储体20中的右侧，而第一单元矩阵21可以位于存储体20中的左侧。
73.存储体20可以包括耦接在多个字线wl1、wl2、wl3......和多个位线bl1、bl2、bl3、bl4、bl5、bl6、hbl、bld和rbl之间的多个存储单元hc、dc、rc和mc。
74.存储体20中所包括的第一单元矩阵21和第二单元矩阵22可以共享被同时驱动的多个字线wl1、wl2、wl3、......。例如，虽然图中未示出，但多个字线wl1、wl2、wl3、......可以通过位于行区域23中的字线驱动器被同时驱动。
75.在一个实施例中，将第一单元矩阵21和第二单元矩阵22共享多个字线wl1、wl2、wl3、......并且多个字线wl1、wl2、wl3、......被同时驱动的情况作为示例。然而，这仅是示例，与第一单元矩阵21对应的多个字线和与第二单元矩阵22对应的多个字线可以被独立地驱动。例如，虽然图中未示出，但在第一单元矩阵21和第二单元矩阵22之间可以进一步包括子字线驱动器。经由子字线驱动器，与第一单元矩阵21对应的多个字线和与第二单元矩阵22对应的多个字线可以被共享和驱动或者被独立地驱动。
76.对应于第一单元矩阵21的多个位线bl1、bl2、bl3、bl4、bl5和bl6以及对应于第二单元矩阵22的多个位线hbl和rbl可以彼此物理地隔离。
77.耦接在第二单元矩阵22中所包括的多个位线hbl和rbl中的第一位线hbl与多个字线wl1、wl2、wl3、......之间的第一存储单元hc可以用作行锤区域222。耦接在第二单元矩阵22中所包括的多个位线hbl和rbl中的第二位线rbl与多个字线wl1、wl2、wl3、......之间的第二存储单元rc可以用作冗余区域221。
78.在第二单元矩阵22中所包括的多个位线hbl和rbl之中，与行锤区域222对应的第一位线hbl可以比与冗余区域221对应的第二位线rbl更靠近行区域23。如图2所示，当行区域23位于存储体20的左侧使得第二单元矩阵22位于存储体20中的左侧而第一单元矩阵21位于存储体20中的右侧时，第一位线hbl可以位于第二单元矩阵22中的左侧，而第二位线rbl可以位于第二单元矩阵22中的右侧。与图2所示的配置不同，当行区域23位于存储体20的右侧使得第二单元矩阵22位于存储体20中的右侧而第一单元矩阵21位于存储体20中的左侧时，在第二单元矩阵22中，第一位线hbl可以位于右侧，而第二位线rbl可以位于左侧。
79.第二位线rbl和与第一单元矩阵21对应的位线bl1、bl2、bl3、bl4、bl5和bl6可以经
由第一段线sio1耦接到列区域24。由于第一单元矩阵21被用作正常区域并且第二位线rbl对应于第一单元矩阵21中所包括的冗余区域221，所以与正常区域对应的位线bl1、bl2、bl3、bl4、bl5和bl6和与冗余区域221对应的第二位线rbl可以经由第一段线sio1耦接到列区域24。
80.第一位线hbl可以经由与第一段线sio1物理地隔离的第二段线sio2耦接到行区域23。也就是说，对应于冗余区域221的第二位线rbl和对应于行锤区域222的第一位线hbl可以经由彼此物理隔离的传输路径sio1和sio2来传输数据。特别地，由于第一段线sio1耦接到列区域24并且第二段线sio2耦接到行区域23，所以加载在相应线sio1和sio2上的数据可以经由完全不同的电路来处理。
81.第二单元矩阵22中所包括的多个位线hbl和rbl可以包括不对应于行锤区域222和冗余区域221的位线bld。即，第二单元矩阵22中所包括的多个位线hbl和rbl可以包括位于第一位线hbl和第二位线rbl之间的第三位线bld。耦接在第三位线bld与多个字线wl1、wl2、wl3、......之间的存储单元dc可以不用于任何目的。因此，第三位线bld可以不被物理地耦接到第一段线sio1和第二段线sio2中的每一个。也就是说，第三位线bld可以不耦接到列区域24或行区域23。
82.尽管图中未示出，但列区域24可以包括数据输入/输出电路，该数据输入/输出电路被配置为把经由第一段线sio1传输的数据输出到存储器件1(例如，存储器控制器)的外部或者把从存储器件1的外部接收到的数据传输到第一段线sio1。
83.图1中公开的列修复电路30可以位于列区域24中或者位于列区域24和交叉区域25中。图1中公开的目标地址生成电路12、刷新控制电路13和激活控制电路11可以位于行区域23中或者位于行区域23和交叉区域25中。
84.当响应于由激活控制电路11生成的内部读取信号ird而内部读取操作被执行时，目标地址生成电路12可以经由第二段线sio2从耦接在多个字线wl1、wl2、wl3、......与对应于行锤区域222的第一位线hbl之间的第一存储单元hc来读取地址add《1:n》的计数rcn。
85.当响应于由激活控制电路11生成的内部写入信号iwt而内部写入操作被执行时，目标地址生成电路12可以通过向上计数操作来更新通过内部读取操作读取的计数rcn。然后，目标地址生成电路12可以经由第二段线sio2将更新的计数rcn写入耦接在多个字线wl1、wl2、wl3、......与对应于行锤区域222的第一位线hbl之间的第一存储单元hc。
86.当响应于由正常操作控制电路生成的正常读取命令rd而正常读取操作被执行时，可以从耦接在多个字线wl1、wl2、wl3、......与对应于正常区域的多个位线bl1、bl2、bl3、bl4、bl5和bl6之间的正常存储单元mc之中选择的存储单元或者耦接在多个字线wl1、wl2、wl3、......与对应于冗余区域221的第二位线rbl之间的第二存储单元rc之中选择的存储单元中读取第一数据，并经由第一段线sio1将其传送到列区域24中所包括的数据输出电路。
87.当响应于由正常操作控制电路生成的正常写入命令wd而正常写入操作被执行时，可以将经由第一段线sio1从列区域24中所包括的数据输入电路接收到的第二数据写入从耦接在多个字线wl1、wl2、wl3、......与对应于正常区域的多个位线bl1、bl2、bl3、bl4、bl5和bl6之间的正常存储单元mc之中选择的存储单元或者从耦接在多个字线wl1、wl2、wl3、......与对应于冗余区域221的第二位线rbl之间的第二存储单元rc之中选择的存储
单元。
88.图3是用于说明根据本公开的实施例的图1中公开的存储器件的组件中的激活控制电路的示例的图。
89.参考图3，激活控制电路11可以包括环形振荡器111、rod计数器112和内部信号生成电路113。
90.环形振荡器111可以生成基于激活命令act和刷新命令ref而触发(toggle)的振荡信号osc。环形振荡器111可以生成在激活命令act被输入时周期性地触发的振荡信号osc。环形振荡器111可以生成在刷新命令ref被输入时周期性地触发的振荡信号osc。
91.rod计数器112可以生成基于振荡信号osc而计数的振荡计数信号ocnt《1:k》。rod计数器112可以生成每当振荡信号osc的脉冲被输入时就进行计数的振荡计数信号ocnt《1:k》。振荡计数信号ocnt《1:k》可以包括k个比特位，其中k是等于或大于2的自然数。
92.内部信号生成电路113可以生成内部读取信号ird、内部比较信号icmp和内部写入信号iwt，内部读取信号ird、内部比较信号icmp和内部写入信号iwt基于刷新命令ref和振荡计数信号ocnt《1:k》的计数值而被顺序地使能。当振荡计数信号ocnt《1:k》具有第一计数值时，内部信号生成电路113可以生成内部读取信号ird。当振荡计数信号ocnt《1:k》具有第二计数值时，内部信号生成电路113可以生成内部比较信号icmp。当振荡计数信号ocnt《1:k》具有第三计数值时，内部信号生成电路113可以生成内部写入信号iwt。当刷新命令ref被输入并且振荡计数信号ocnt《1:k》具有第三计数值时，内部信号生成电路113可以生成内部写入信号iwt。第二计数值可以指大于第一计数值的值。第三计数值可以指大于第二计数值的值。
93.图4是用于说明根据本公开的实施例的图1中公开的存储器件的组件中的目标地址生成电路的示例的图。
94.参考图4，目标地址生成电路12可以包括区域控制电路41、保存电路42和目标地址输出电路44。
95.在对存储体20进行的激活操作期间，区域控制电路41可以通过对行锤区域222执行内部读取操作而从行锤区域222中读取在与共同耦接到第一单元矩阵21和第二单元矩阵22的所有字线wl相对应的计数rcn的条目之中的、与由外部提供的地址add《1:n》指示的字线相对应的计数rcn，通过向上计数操作来更新所读取的计数rcn，然后通过对行锤区域222执行内部写入操作把更新的计数rcn保存在行锤区域222中。
96.区域控制电路41可以响应于从激活控制电路11接收到的内部读取信号ird通过对行锤区域222执行内部读取操作而从行锤区域222中读取在与共同耦接到第一单元矩阵21和第二单元矩阵22的所有字线wl相对应的计数rcn的条目之中的、与由外部提供的地址add《1:n》指示的字线相对应的计数rcn。外部提供的地址add《1:n》可以指示共同耦接到第一单元矩阵21和第二单元矩阵22的所有字线wl中的一个。地址add《1:n》可以被输入到存储体20，以便选择共同耦接到第一单元矩阵21和第二单元矩阵22的所有字线wl中的一个。
97.因此，响应于从激活控制电路11接收的内部读取信号ird，区域控制电路41可以执行读取行锤区域222中所包括的耦接在第一位线hbl与多个字线wl1、wl2、wl3、
……
中的任意一个字线之间的第一存储单元hc中保存的计数rcn的内部读取操作。
98.当响应于由激活控制电路11生成的内部读取信号ird而执行内部读取操作时，区
域控制电路41可以通过第二段线sio2从行锤区域222来读取耦接在多个字线wl1、wl2、wl3、
……
之中的由地址add《1:n》指示的字线与对应于行锤区域222的第一位线hbl之间的第一存储单元hc中保存的计数rcn。
99.区域控制电路41可以通过向上计数操作来更新通过内部读取操作读取并且与由地址add《1:n》指示的字线相对应的计数rcn。
100.区域控制电路41可以响应于从激活控制电路11接收的内部写入信号iwt通过对行锤区域222执行内部写入操作而把与由地址add《1:n》指示的字线相对应的更新的计数rcn保存在行锤区域222中。
101.当响应于由激活控制电路11生成的内部写入信号iwt而执行内部写入操作时，区域控制电路41可以通过向上计数操作来更新与由地址add《1:n》指示的字线相对应的计数rcn。然后，区域控制电路41可以通过第二段线sio2将更新的计数rcn写入耦接在多个字线wl1、wl2、wl3、......之中的由地址add《1:n》指示的字线与对应于行锤区域222的第一位线hbl之间的第一存储单元hc。
102.区域控制电路41可以响应于复位信号rst而复位耦接在多个字线wl1、wl2、wl3、......之中的与'输入地址'相对应的字线与耦接到行锤区域222的第一位线hbl之间的第一存储单元hc中保存的计数rcn。复位的计数rcn的比特位可以都具有逻辑低电平'0'。
103.保存电路42可以在其中储存候选计数seln。当通过向上计数操作由区域控制电路41更新的计数rcn满足预设条件时，保存电路42可以将满足预设条件的更新的计数rcn作为候选计数seln保存在其中。保存电路42可以响应于复位信号rst来复位其中的候选计数seln。
104.在对存储体20进行的激活操作期间，当由区域控制电路41生成的更新的计数rcn大于当前储存在保存电路42中的候选计数seln时，保存电路42可以将当前的候选计数seln更新成大于当前候选计数seln的更新的计数rcn并且可以生成标志信号flg。保存电路42可以响应于复位信号rst来复位候选计数seln。
105.保存电路42可以响应于从激活控制电路11接收到的内部比较信号icmp，将由区域控制电路41生成的更新的计数rcn的值与当前储存在其中的候选计数seln的值进行比较。当比较结果指示由区域控制电路41生成的更新计数rcn的值大于当前候选计数seln的值时，保存电路42可以将当前的候选计数seln更新成大于当前候选计数seln的更新的计数rcn。当比较结果指示由区域控制电路41生成的更新计数rcn的值小于候选计数seln的值时，保存电路42可以保留当前的候选计数seln。因此，候选计数seln可以被保持为具有在行锤区域222中保存的计数rcn的所有条目之中的最高计数。
106.保存电路42可以响应于复位信号rst来复位其中包括的候选计数seln。在一个实施例中，复位的候选计数seln的比特位可以都具有逻辑低电平'0'。
107.当由区域控制电路41生成的更新计数rcn的值大于当前储存在其中的候选计数seln的值时，保存电路42可以生成标志信号flg。当由区域控制电路41生成的更新的计数rcn的值小于当前储存在其中的候选计数seln的值时，保存电路42可以不生成标志信号flg。
108.目标地址输出电路44可以响应于由保存电路42生成的标志信号flg，将地址add《1:n》保存为目标地址tga《1:n》。目标地址输出电路44可以在智能刷新操作期间向存储体20
输出目标地址tga《1:n》。目标地址输出电路44可以在智能刷新操作被执行之后生成复位信号rst。
109.当标志信号flg通过保存电路42生成时，它可以指示候选计数seln被更新成由区域控制电路41生成的更新的计数rcn。因此，在标志信号flg生成的时间点由地址add《1:n》指示的字线可以对应于直到对应的时间点为止而保存在行锤区域222中的计数rcn的所有条目中的最高计数。因此，保存在目标地址输出电路44中的目标地址tga《1:n》可以是与在行锤区域222中保存的计数rcn的所有条目中的最高计数相对应的地址。
110.目标地址输出电路44可以响应于从刷新控制电路13接收并对应于智能刷新操作的智能刷新信号sr，从其向存储体20输出目标地址tga《1:n》。因此，刷新控制电路13可以生成智能刷新信号sr，并将生成的智能刷新信号sr传送给存储体20和目标地址生成电路12，从而可以对与行锤区域222中保存的计数rcn的所有条目之中的最高计数相对应的目标地址tga《1:n》执行智能刷新操作。
111.目标地址输出电路44可以在智能刷新操作被执行之后生成复位信号rst。目标地址输出电路44可以生成复位信号rst，该复位信号rst在从刷新控制电路13接收到对应于智能刷新操作的智能刷新信号sr之后智能刷新操作完成时被使能。
112.响应于复位信号rst，区域控制电路41可以复位耦接在多个字线wl1、wl2、wl3、......中的与'输入地址'相对应的字线与对应于行锤区域222的第一位线hbl之间的第一存储单元hc中保存的计数rcn。复位的计数rcn的比特位可以都具有逻辑低电平'0'。
113.图5是用于说明根据本公开的实施例的图1中公开的存储器件的组件中的存储体的另一示例的图。
114.例如，图5示出了存储体50包括八个单元矩阵51_1、51_2、51_3、51_4、51_5、51_6、52_1和52_2。
115.例如，在根据图1和图2所公开的实施例的存储器件1中，存储体20包括两个单元矩阵21和22。图5示出了当存储体50包括大量单元矩阵51_1、51_2、51_3、51_4、51_5、51_6、52_1和52_2时如何应用本实施例的特征配置。因此，以下描述将集中于两个实施例之间的差异。
116.首先，如图2所示，行区域53可以位于存储体50的右侧和左侧中的一侧。图5示出了行区域53位于存储体50的左侧。此外，列区域54可以位于存储体50的顶侧和底侧中的一侧。图5示出了列区域54位于存储体50的底侧。此外，交叉区域55可以位于行区域53与列区域54之间。
117.参考图5，存储体50中所包括的八个单元矩阵51_1、51_2、51_3、51_4、51_5、51_6、52_1和52_2中的六个第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6可以被用作用于在其中储存正常数据的正常区域51。
118.在存储体50中所包括的八个单元矩阵51_1、51_2、51_3、51_4、51_5、51_6、52_1和52_2之中，两个第二单元矩阵52_1和52_2可以被用作行锤区域522和冗余区域521。
119.在存储体50中所包括的八个单元矩阵51_1、51_2、51_3、51_4、51_5、51_6、52_1和52_2之中，位于顶部的三个第一单元矩阵51_1、51_2和51_3以及一个第二单元矩阵52_1可以共享被同时驱动的多个字线wla、
……
。
120.在存储体50中所包括的八个单元矩阵51_1、51_2、51_3、51_4、51_5、51_6、52_1和
52_2之中，位于底部的三个第一单元矩阵51_4、51_5和51_6以及一个第二单元矩阵52_2可以共享被同时驱动的多个字线wlb、
……
。
121.在存储体50中所包括的八个单元矩阵51_1、51_2、51_3、51_4、51_5、51_6、52_1和52_2之中，位于顶部的三个第一单元矩阵51_1、51_2和51_3以及一个第二单元矩阵52_1与位于底部的三个第一单元矩阵51_4、51_5和51_6以及一个第二单元矩阵52_2可以分别共享不同的字线wla、......和wlb、......。因此，当地址add《1:n》从外部(例如存储器控制器)输入时，与位于顶部的三个第一单元矩阵51_1、51_2和51_3以及一个第二单元矩阵52_1相对应的字线wla、......中之一可以被激活，或者与位于底部的三个第一单元矩阵51_4、51_5和51_6以及一个第二单元矩阵52_2相对应的字线wlb、......中之一可以被激活。
122.位于顶部的一个第二单元矩阵52_1和位于底部的一个第二单元矩阵52_2可以共享多个位线hbl和rbl。位于顶部的三个第一单元矩阵51_1、51_2和51_3以及位于底部的三个第一单元矩阵51_4、51_5和51_6可以共享多个位线bl。
123.在存储体50中所包括的单元矩阵51_1、51_2、51_3、51_4、51_5、51_6、52_1和52_2之中，第二单元矩阵52_1和52_2可以比第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6更靠近行区域53。当如图5所示，行区域53位于存储体50的左侧时，在存储体50中，第二单元矩阵52_1和52_2可以位于左侧，而第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6可以位于右侧。当与图5所示的配置不同，行区域53位于存储体50的右侧时，在存储体50中，第二单元矩阵52_1和52_2可以位于右侧，而第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6可以位于左侧。
124.在位于顶部的三个第一单元矩阵51_1、51_2和51_3以及一个第二单元矩阵52_1之中，一个第二单元矩阵52_1可以比三个第一单元矩阵51_1、51_2和51_3更靠近行区域53。
125.在位于底部的三个第一单元矩阵51_4、51_5和51_6以及一个第二单元矩阵52_2之中，一个第二单元矩阵52_2可以比三个第一单元矩阵51_4、51_5和51_6更靠近行区域53。
126.在本实施例中，以其中第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6以及第二单元矩阵52_1和52_2共享多个字线wla、......和wlb、......并且多个字线wla、......和wlb、......被同时驱动的情况为例。然而，这仅是一个实施例，与第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6分别对应的多个字线以及与第二单元矩阵52_1和52_2分别对应的多个字线可以被独立地驱动。例如，虽然图中未示出，但在第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6与第二单元矩阵52_1和52_2之间还可以分别包括子字线驱动器。通过子字线驱动器，与第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6分别对应的多个字线以及与第二单元矩阵52_1和52_2分别对应的多个字线可以被共享和驱动或者独立地驱动。
127.与第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6对应的多个位线bl和与第二单元矩阵52_1和52_2对应的多个位线hbl和rbl可以彼此物理地隔离。
128.耦接在第二单元矩阵52_1和52_2中所包括的多个位线hbl和rbl中的第一位线hbl与多个字线wla、....../wlb、......之间的第一存储单元可以用作行锤区域522。
129.耦接在第二单元矩阵52_1和52_2中所包括的多个位线hbl和rbl中的第二位线rbl与多个字线wla、....../wlb、......之间的第二存储单元可以用作冗余区域521。
130.在第二单元矩阵52_1和52_2中所包括的多个位线hbl和rbl之中，与行锤区域522对应的第一位线hbl可以比对应于冗余区域521的第二位线rbl更靠近行区域53。如图5所
示，当行区53位于存储体50的左侧，从而在存储体50中第二单元矩阵52_1和52_2位于左侧并且第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6位于右侧时，在第二单元矩阵52_1和52_2的每一个中，第一位线hbl可以位于左侧，而第二位线rbl可以位于右侧。与图5所示的配置不同，当行区域53位于存储体50的右侧，从而在存储体50中第二单元矩阵52_1和52_2位于右侧并且第一单元矩阵51_1、51_2、51_3、51_4、51_5和51_6位于左侧时，在第二单元矩阵52_1和52_2的每一个中，第一位线hbl可以位于右侧，而第二位线rbl可以位于左侧。
131.在位于顶部的第二单元矩阵52_1中包括的多个位线hbl和rbl之中，对应于行锤区域522_1的第一位线hbl可以比对应于冗余区域521_1的第二位线rbl更靠近行区域53。
132.在位于底部的第二单元矩阵52_2中包括的多个位线hbl和rbl之中，对应于行锤区域522_2的第一位线hbl可以比对应于冗余区域521_2的第二位线rbl更靠近行区域53。
133.与由位于顶部的单元矩阵51_1、51_2、51_3和52_1共享的多个字线wla、
……
相对应的计数rcn的条目可以被保存在位于顶部的第二单元矩阵52_1所包括的行锤区域522_1中。
134.与由位于底部的单元矩阵51_4、51_5、51_6和52_2共享的多个字线wlb、
…
相对应的计数rcn的条目可以被保存在位于底部的第二单元矩阵52_2所包括的行锤区域522_2中。
135.图6是用于说明根据本公开的实施例的存储器件的示例的图。
136.参考图6，根据一个实施例的存储器件1可以包括第一存储体60、第二存储体70、激活控制电路81、目标地址生成电路82、刷新控制电路83和列修复电路84。列修复电路84可以包括第一列修复电路85和第二列修复电路86。
137.第一存储体60可以包括第一单元矩阵61和第二单元矩阵62。
138.第二存储体70可以包括第三单元矩阵71和第四单元矩阵72。
139.第一单元矩阵61可以用作用于在其中储存正常数据的第一正常区域(正常区域1)。
140.第二单元矩阵62可以用作行锤区域(rh区域)622和第一冗余区域(rddc区域)621。
141.第三单元矩阵71可以用作用于在其中储存正常数据的第二正常区域(正常区域2)。
142.第四单元矩阵72可以用作第二冗余区域(rddc区域2)。
143.行锤区域622可以保存被输入到第一存储体60的地址add《1:n》的计数rcn。
144.第一冗余区域621可以包括内部位线rbl1，当用作第一正常区域(正常区域1)的第一单元矩阵61的位线bl1具有缺陷时，内部位线rbl1被用于代替位线bl1。
145.第二冗余区域72可以包括内部位线rbl2，当用作第二正常区域(正常区域2)的第三单元矩阵71的位线bl2具有缺陷时，内部位线rbl2被用于代替位线bl2。
146.尽管图1中公开的存储器件1包括一个存储体20，但是图6中公开的存储器件1可以包括两个存储体60和70。
147.特别地，图6中公开的存储器件1中包括的两个存储体60和70中的第一存储体60可以具有与图1中公开的存储器件1中包括的一个存储体20相同的配置。也就是说，图6中公开的存储器件1中包括的第一存储体60可以与图1中公开的存储器件1中包括的一个存储体20执行相同的操作。因此，对图6公开的存储器件1中所包括的第一存储体60、激活控制电路81、目标地址生成电路82以及刷新控制电路83的操作的详细说明可以用参考图1和图2所描
述的那些代替。
148.然而，图6中公开的存储器件1中包括的两个存储体60和70中的第二存储体70是具有在图1中公开的存储器件1中不包括的配置的存储体。
149.图6中公开的存储器件1中包括的第二存储体70可以仅用于储存正常数据。然而，第一存储体60可以将正常数据储存在第一正常区域(正常区域1)61或第一冗余区域(rddc区域1)621中，并且将被输入到第一存储体60的地址add《1:n》的计数rcn保存在行锤区域622中。
150.在一个实施例中，在第一存储体60中包括的第一正常区域61或第一冗余区域621中储存的正常数据可以是重要数据ipdata(参见图7)。在第二存储体70中包括的第二正常区域(正常区域2)71或第二冗余区域(rddc区域2)72中储存的正常数据可以是具有比重要数据ipdata低的可靠性的正常数据nmdata(见图7)。
151.由于图6中公开的存储器件1包括两个存储体60和70，所以列修复电路84可以分为两个电路85和86。然而，列修复电路84中包括的两个电路85和86可以以与图1中公开的存储器件1中包括的列修复电路30相同的方式来操作。
152.也就是说，当第一正常区域61的位线bl1有缺陷时，列修复电路84的与第一存储体60对应的第一列修复电路85可以利用第一冗余区域621的位线rbl1修复位线bl1。此外，当第二正常区域71的位线bl2有缺陷时，列修复电路84的与第二存储体70对应的第二列修复电路86可以利用第二冗余区域721的位线rbl2修复位线bl2。
153.图7是用于描述根据本公开的实施例的包括图6中公开的存储器件的存储系统的示例的图。
154.参考图7，存储系统可以包括存储器件1和存储器控制器2。存储器件1可以表示图6中公开的存储器件1。
155.尽管在图6中未详细示出，第一行区域63可以位于图7中的第一存储体60的右侧和左侧中的一侧。图7示出了第一行区域63位于第一存储体60的左侧。此外，第一列区域64可以位于第一存储体60的顶侧和底侧中的一侧。图7示出了第一列区域64位于第一存储体60的底侧。此外，第一交叉区域65可以位于第一行区域63和第一列区域64之间。
156.第二行区域73可以位于第二存储体70的右侧和左侧中的一侧。图7示出了第二行区域73位于第二存储体70的左侧。此外，第二列区域74可以位于第二存储体70的顶侧和底侧中的一侧。图7示出了第二列区域74位于第二存储体70的底侧。此外，第二交叉区域75可以位于第二行区域73和第二列区域74之间。
157.作为参考，图7示出了第一存储体60位于第二存储体70的左侧。然而，这只是一个实施例，反之亦然。也就是说，第一存储体60可以位于第二存储体70的右侧。
158.在第一存储体60中包括的单元矩阵61和62之中，第二单元矩阵62可以比第一单元矩阵61更靠近第一行区域63。当如图7所示第一行区域63位于第一存储体60的左侧时，在第一存储体60中，第二单元矩阵62可以位于左侧并且第一单元矩阵61可以位于右侧。当不同于图7所示的配置第一行区域63位于第一行存储体60的右侧时，在第一存储体60中，第二单元矩阵62可以位于右侧，而第一单元矩阵61可以位于左侧。
159.第一存储体60包括的单元矩阵61和62中的第二单元矩阵62包括的行锤区域622可以比第一冗余区域621更靠近第一行区域63。如图7所示，当第一行区域63位于第一存储体
60的左侧从而在第一存储体60中第二单元矩阵62位于左侧并且第一单元矩阵61位于右侧时，在第二单元矩阵62中，行锤区域622可以位于左侧，而第一冗余区域621可以位于右侧。与图7中所示的配置不同，当第一行区域63位于第一存储体60的右侧从而在第一存储体60中第二单元矩阵62位于右侧并且第一单元矩阵61位于左侧时，在第二单元矩阵62中，行锤区域622可以位于右侧，而第一冗余区域621可位于左侧。
160.作为参考，图7示出了在第二存储体70中，第三单元矩阵71位于右侧，而第四单元矩阵72位于左侧。这只是示例，在第二存储体70中，第三单元矩阵71可以位于左侧而第四单元矩阵72可以位于右侧。特别地，在第二存储体70中，特定的单元矩阵不需要位于更靠近第二行区域73的位置。
161.存储器控制器2可以把从/向外部(例如，主机)输入/输出的数据之中的重要数据ipdata储存在第一存储体60中，重要数据的可靠性需要被设置为高级别的。即，存储器控制器2可以将重要数据ipdata储存在第一存储体60包括的第一正常区域61或第一冗余区域621中。
162.在第一存储体60中，与共同耦接到第一单元矩阵61和第二单元矩阵62的所有字线wl相对应的计数rcn的条目可以被保存在其中所包括的行锤区域622中。因此，可以通过参考图1至图4描述的过程对储存在第一存储体60中的重要数据ipdata执行智能刷新操作。
163.存储器控制器2可以把从/向外部(例如，主机)输入/输出的数据之中的正常数据nmdata储存在第二存储器中，正常数据的可靠性可以被设置为低于重要数据ipdata。也就是说，存储器控制器2可以将正常数据nmdata储存在第二存储器库70包括的第二正常区域71或第二冗余区域721中。
164.由于与第一存储体60不同，第二存储体70没有行锤区域，因此可以不对储存在第二存储体70中的正常数据nmdata执行智能刷新操作。
165.在一个实施例中，确定从/向外部(例如，主机)输入/输出的数据是重要数据ipdata还是正常数据nmdata的操作可以由外部主机执行。即，从外部(例如，主机)传送的数据可以在数据的重要性已被确定之后被传送到存储器控制器2，并且存储器控制器2可以仅执行检查所传送的数据的重要性的操作然后根据检查结果选择储存区域的操作，即选择将数据储存在第一存储体60还是第二存储体70中的操作。
166.在一个实施例中，确定从/向外部(例如，主机)输入/输出的数据是重要数据ipdata还是正常数据nmdata的操作可以由存储器控制器2来执行。存储器控制器2可以仅执行确定从外部(例如主机)传送的数据的趋势或特征然后根据确定结果选择储存区域的操作，即选择将数据储存在第一存储体60还是第二存储体70中的操作。
167.尽管为了说明的目的已经描述了各种实施例，但是对于本领域技术人员显而易见的是，在不背离如所附权利要求中限定的本发明的精神和范围的情况下可以进行各种改变和修改。此外，可以组合所述实施例而形成另外的实施例。