带有屏蔽电极的底部源极沟槽MOSFET的制作方法

带有屏蔽电极的底部源极沟槽mosfet
技术领域
1.本发明的各个方面主要涉及半导体功率器件。更具体地说，本发明的各个方面涉及反向沟槽接地场效应晶体管(fet)。


背景技术：

2.金属氧化物半导体场效应晶体管(mosfet)等半导体功率器件的封装尺寸不断变小。fet的最新发展促使了电压调节器的三维叠层功率器件(所谓的“降压变换器”)的诞生。这些三维叠层器件采用底部源极横向双扩散mosfet(ld mosfet)。虽然ld mosfet设计允许堆叠，但ld mosfet的通道密度较低，需要昂贵的基于互补mosfet(cmos)的工艺，需要许多掩模步骤来创建。
3.因此，使用更便宜的晶体管器件设计(如沟槽mosfet设计)开发三维堆叠功率器件将是有益的。一种可能的沟槽mosfet设计是反向沟槽接地场效应晶体管(it-fet)。这些设计具有底部源和顶部漏，使设备易于堆叠。与ld mosfet相比，这些it-fet具有更高的通道密度/当前it-fet设计的一个问题是，它们具有较高的栅极到漏极电容，导致在导通状态(r
ds-on
)下开关速度较慢，漏极到源极的电阻较高。此外，目前的制造工艺流程复杂且成本高昂。
4.因此，在本领中，需要具有降低的r
ds-on
、更快的开关速度和更好的制造工艺流程的it-fet。


技术实现要素：

5.本发明公开了一种反向场效应晶体管(it-fet)半导体器件，包括在位于底部的一个源极层和设置在半导体衬底顶部的一个重掺杂漏极区：所述源极层和所述漏极区之间的一个垂直电流传导通道，由设置在衬有绝缘材料的栅极沟槽中的沟槽栅极控制；一个屏蔽沟槽，其设置在相邻栅极沟槽之间，所述重掺杂漏极区设置在围绕屏蔽沟槽和栅极沟槽的上部的衬底顶部附近；一个掺杂本体区，其设置在所述衬底中并围绕所述屏蔽沟槽的下部；一个屏蔽沟槽中的屏蔽电极，从源极层向上延伸，使源极层和本体区电短路，其中屏蔽电极在屏蔽沟槽中向上延伸至重掺杂漏极区，并与重掺杂漏极区绝缘，以用作屏蔽电极。
6.其中，屏蔽结构还包括一个屏蔽沟槽中的导电插头，从源极层开始向上延伸穿过本体区到达漂流区的至少一部分。
7.其中，屏蔽电极还包括一个屏蔽沟槽中的钨插头从源极层开始向上延伸。
8.其中，屏蔽电极还包括一个屏蔽沟槽中的硅化钛插头从源极层开始向上延伸。
9.其中，半导体衬底的源极层重掺杂第一导电类型的杂质，半导体衬底还包括一个形成在源极层上方的外延层，掺杂第二导电类型的杂质，其中第二导电类型与第一导电类型相反。
10.其中，本体区形成在外延层中，重掺杂第二导电类型的杂质。
11.其中，重掺杂漏极区形成在外延层中，并且重掺杂第一导电类型的离子。
12.其中，屏蔽电极与重掺杂漏极区和漂流区之间的一个绝缘体层比栅极电极与源极层和本体区之间的绝缘材料部分厚。
13.其中，还包括在本体区和在外延层中形成的重掺杂漏极区之间的一个漂流区，其中漂流区比重掺杂漏极区更轻地掺杂第一导电类型的杂质。
14.其中，漂流区具有杂质浓度梯度，其中杂质浓度在重掺杂漏极区附近最高，且杂质浓度在重掺杂漏极区下方更深的外延层中降低。
15.其中，还包括一个导电漏极接触插头，与重掺杂漏极区和漏极金属相接触。
16.本发明还公开了一种制备it-fet半导体器件的方法，包括：在重掺杂第一导电类型杂质的衬底上形成掺杂第二导电类型杂质的外延层，其中第一导电类型与第二导电类型相反，其中衬底用作源极层；形成穿过外延层进入源极层的栅极沟槽；用绝缘材料内衬屏蔽沟槽，并在栅极沟槽中形成栅极电极；在外延层中形成掺杂有第一导电类型的杂质的漂流区和重掺杂漏极区；通过重掺杂漏极区和漂流区在外延层中形成屏蔽沟槽；在屏蔽沟槽底部用第二导电类型的杂质重掺杂形成本体接触区；用绝缘材料内衬屏蔽沟槽；通过本体接触区将屏蔽沟槽加深至源极层，并在屏蔽沟槽中形成屏蔽结构，其中屏蔽结构从源极层向上延伸，使源极层和本体区电短路，其中屏蔽结构向上延伸至重掺杂漏极区，并与漏极区绝缘；在外延层上方形成漏极。
17.其中，屏蔽结构包括一个屏蔽电极，从漏极区底部开始向下延伸穿过屏蔽沟槽和本体区，到达源极。
18.其中，制备屏蔽电极还包括制备一个导电插头，在屏蔽沟槽中从源极开始向上延伸穿过本体区，到达漏极区的至少一部分。
19.其中，导电插头可以是一个钨插头，在屏蔽沟槽中从源极开始向上延伸。
20.其中，导电插头内衬硅化钛，在屏蔽沟槽中从源极开始向上延伸。
21.其中，形成漂流区还包括在漂流区中形成杂质浓度梯度，其中杂质浓度在漏极区附近最高，并且离子浓度在重掺杂漏极区下方更深的外延层中降低。
22.其中，h)还包括用比栅极沟槽中的绝缘材料更厚的屏蔽绝缘物内衬屏蔽沟槽的侧壁。
23.其中，在外延层上方制备一个漏极还包括制备导电漏极接触插头，与重掺杂漏极区和漏极接触插头上方的漏极金属相接触。
附图说明
24.阅读以下详细说明并参照以下附图之后，本发明的其他特征和优势将显而易见，其中：
25.图1表示依据本发明的各个方面，一种改良的it-fet器件的侧面剖视图，该器件具有源体短路和屏蔽电极的组合。
26.图2a表示依据本发明的各个方面，在改良it-fet的制备过程中，一种半导体衬底的源极层和外延层的剖视图。
27.图2b表示依据本发明的各个方面，在改良it-fet器件中，制备栅极沟槽的侧面剖视图。
28.图2c表示依据本发明的各个方面，在改良it-fet器件中，制备栅极绝缘物的侧面
剖视图。
29.图2d表示依据本发明的各个方面，在改良it-fet器件中，制备栅极电极的侧面剖视图。
30.图2e表示依据本发明的各个方面，在改良it-fet器件中，制备栅极电极的侧面剖视图。
31.图2f表示依据本发明的各个方面，在改良it-fet器件中，制备栅极电极和栅极导条的侧面剖视图。
32.图2g表示依据本发明的各个方面，在改良it-fet器件中，制备栅极电极和栅极导条的侧面剖视图。
33.图2h表示依据本发明的各个方面，在改良it-fet器件中，制备栅极电极和栅极导条的侧面剖视图。
34.图2i表示依据本发明的各个方面，在改良it-fet器件中，制备漏极区和漂流区的侧面剖视图。
35.图2j表示依据本发明的各个方面，在改良it-fet器件中，在制备屏蔽结构之前的平整化过程的侧面剖视图。
36.图2k表示依据本发明的各个方面，在改良it-fet器件中，制备源极-本体短路和屏蔽结构的侧面剖视图。
37.图2l表示依据本发明的各个方面，在改良it-fet器件中，制备源极-本体短路和屏蔽结构的侧面剖视图。
38.图2m表示依据本发明的各个方面，在改良it-fet器件中，制备源极-本体短路和屏蔽结构的侧面剖视图。
39.图2n表示依据本发明的各个方面，在改良it-fet器件中，制备源极-本体短路和屏蔽结构的侧面剖视图。
40.图2o表示依据本发明的各个方面，在改良it-fet器件中，制备源极-本体短路和屏蔽结构的侧面剖视图。
41.图2p表示依据本发明的各个方面，在改良it-fet器件中，制备源极-本体短路和屏蔽结构的侧面剖视图。
42.图2q表示依据本发明的各个方面，在改良it-fet器件中，在制备接头之前的平整化过程中的侧面剖视图。
43.图2r表示依据本发明的各个方面，在改良it-fet器件中，制备漏极接触开口和栅极接触开口的侧面剖视图。
44.图2s表示依据本发明的各个方面，在改良it-fet器件中，制备漏极接触插头和栅极接触插头的侧面剖视图。
45.图2t表示依据本发明的各个方面，在改良it-fet器件中，制备漏极金属和栅极金属导条的侧面剖视图。
具体实施方式
46.尽管为了说明的目的，以下详细描述包含许多特定细节，但本领的普通技术人员将理解，对以下细节的许多变化和修改都在本发明的范围内。因此，下文描述的本发明的示
例性实施例对所要求保护的发明没有任何一般性损失，也没有施加限制。
47.在下面的详细描述中，参考附图，附图构成了本发明的一部分，附图中通过插图的方式表示出了本发明可在其中实施的具体实施例文档编号。在这方面，参考所描述的图形的方向，使用方向术语，例如“顶部”、“底部”、“前部”、“后部”、“前导”、“尾部”等。由于本发明的实施例的组件可以定位在多个不同的方向上，因此方向术语用于说明，并且不以任何方式限制。应当理解，在不脱离本发明的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，以下详细描述不应被视为限制意义上的描述，并且本发明的范围由所附权利要求书限定。
48.为了清楚起见，并不是本文描述的实现的所有常规特征都被表示和描述出。本领技术人员将理解，在任何此类实现的实施例中，必须做出许多特定于实施例的决策，以实现研发人员的特定目标，例如遵守与应用和业务相关的约束，并且这些特定目标将因实施例的不同而不同，也因研发人员的不同而不同。此外，应当理解，这样的研发工作可能是复杂且耗时的，但是对于受益于本发明的本领普通技术人员来说，这将是工程的常规任务。
49.根据本发明的各个方面，可以使用各种类型的操作系统来实现组件、过程步骤和/或数据结构；计算平台；用户界面/显示器，包括个人或笔记本电脑、视频游戏机、pda和其他手持设备，如手机、平板电脑、便携式游戏设备；和/或通用机器。此外，本领的普通技术人员将认识到，在不脱离本文公开的发明概念的范围和精神的情况下，也可以使用不太通用的设备，例如硬接线设备、现场可编程门阵列(fpg)、专用集成电路(asic)等。
50.本发明涉及掺杂有第一导电类型或第二导电类型离子的硅。第一导电类型的离子可以是第二导电类型的相反离子。例如，第一导电类型的离子可以是n型，其在掺杂到硅中时产生电荷载流子。第一种导电类型的离子包括磷、锑、铋、锂和砷。第二导电性的离子可以是p型，当掺杂到硅中时，为电荷载流子创建空穴，并且以这种方式被称为与n型相反。p型离子包括硼、铝、镓和铟。尽管上述描述将n型称为第一导电类型，将p型称为第二导电类型，但本发明并不限于此，p型可以是第一导电类型，而n型可以是第二导电类型。
51.在下面的详细描述中，参考附图，附图构成了本发明的一部分，并且在附图中通过图示的方式表示出了可以实施本发明的特定实施例。为了方便起见，在指定导电性或净杂质载流子类型(p或n)之后使用 或
–
通常指半导体材料内指定类型的净杂质载流子的相对浓度。一般而言，n 材料具有比n材料更高的n型净掺杂物(例如电子)浓度，并且n材料具有比n-材料更高的载流子浓度。类似地，p 材料具有比p材料更高的p型净掺杂物(例如空穴)浓度，并且p材料具有比p-材料更高的浓度。要注意的是，相关的是载流子的净浓度，而不一定是掺杂物。例如材料可以重掺杂n型掺杂物，但是如果材料也充分反掺杂p型掺杂物，则材料仍然具有相对低的净载流子浓度。如本文所用，小于约10
16
/cm3的掺杂物浓度可被视为“轻掺杂”，而大于约10
17
/cm3的掺杂物浓度可被视为“重掺杂”。
52.it-fet的当前设计中一个主要的特点是缺少一个有效的屏蔽电极，可以减少电路上的r
ds-on
。屏蔽电极减少了漏极与栅极的耦合，从而减少了米勒效应驱动栅极(q
gd
)，并通过“屏蔽效应”提高了开关速度。典型的it-fet结构包括从衬底的源极层到本体区的短路。在现有技术实施方案中，该短路区包括在栅极沟槽中或以比器件中的栅极间隔更大的间隔形成的单独沟槽中。本发明中的一个细节是，源体接头和屏蔽电极可以组合起来，以提高q
gd
和开关速度以及r
ds-on
。
53.改良的反向场效应晶体管(it-fet)半导体器件可包括位于底部的源极层和设置在半导体衬底顶部的漏极区，以及源极层和漏极区之间的垂直传导通道，该传导通道由设置在衬有绝缘材料的栅极沟槽中的沟槽栅极控制。漏极区设置在围绕屏蔽沟槽和栅极沟槽的上部的衬底顶部附近。掺杂本体区设置在衬底中并围绕屏蔽沟槽的下部。屏蔽结构从源极层向上延伸，用于电短路源极层和本体区，其中屏蔽结构在屏蔽沟槽中向上延伸至漏极区，并与漏极区绝缘，以充当屏蔽电极。屏蔽结构可以从漏极区的底部通过屏蔽沟槽和本体区延伸到源极层。屏蔽结构还可以包括从源极层向上延伸穿过本体区到至少部分漏极区的屏蔽沟槽中的导电插头。屏蔽结构还可以包括从源极层向上延伸的屏蔽沟槽中的钛硅化物插头。或者，屏蔽结构还可以包括从源极向上延伸的屏蔽沟槽中的钴硅化物插头。
54.半导体衬底的源极层可以重掺杂第一导电类型的杂质，半导体衬底还可以包括形成在源极层顶部的外延层，掺杂第二导电类型的杂质。掺杂本体区也可以通过注入第二导电类型的杂质在外延层中形成。漏极区由第一导电类型的重掺杂区和轻掺杂区组成。轻掺杂区也称为漂流区。重掺杂区可以形成在注入第一导电类型的杂质的外延层中。可以在外延层中的本体区和重掺杂区之间创建漂流区。漂流区可以比重掺杂区更轻地掺杂第一导电类型的杂质。漂流区可以具有杂质浓度梯度，其中杂质浓度在重掺杂漏极区附近最高，并且杂质浓度在重掺杂漏极区下方更深的外延层中降低。导电漏极接触插头可与重掺杂漏极区和漏极接触。
55.器件
56.图1表示出了根据本发明各个方面，具有组合源极-本体短路和屏蔽电极的改良it-fet器件的侧剖视图。该器件包括形成在半导体衬底中的底部源极层101。源极层可以重掺杂第一导电类型的杂质。外延层102可以设置在源极层101的顶部。外延层102可以轻掺杂第二导电类型的杂质，该杂质也形成器件的本体。在半导体衬底的外延层102的上部区中，可以形成重掺杂漏极区104。重掺杂漏极区104可以重掺杂第一导电类型的杂质。漂流区105可以形成在重掺杂漏极区104和外延层/本体区102之间。漂流区可以相对于重掺杂漏极区104以较低浓度掺杂第一导电类型的杂质。在一些实施方案中，漂流区105可以以降低浓度的梯度方式，掺杂到位于重掺杂漏极区104附近的具有最高掺杂剂浓度的外延层中。离子浓度在靠近外延层102时降低。在重掺杂漏极区104的顶部，可以设置漏极接触插头113。漏极接触插头113可以包括硅化物和扩散阻挡层114，以提高与漏极区104的接触电阻和设备可靠性。例如，但不限于，扩散阻挡层114可以是钛或钴和氮化钛的金属硅化物，漏极接触插头113可以是钨等金属。漏极金属(在本文中也称为“漏极”)112设置在漏极接触插头113的顶部，并接触并连接漏极接触插头113以用作漏极端子。漏极金属可以是铜或铝等金属。
57.可在由栅极电极107控制的漏极112和源极层101之间的本体区102中形成垂直通道。栅极电极107设置在栅极沟槽120中的绝缘层106上。栅极沟槽120衬有绝缘材料106，并且绝缘材料106在器件有源区中将栅极电极107与半导体衬底绝缘。器件终端区中半导体衬底的栅极导条区中的栅极导条电极108可以控制栅极电极107。栅极导条108可设置在衬着栅极导条沟槽121的绝缘材料106上。栅极导条108可以电耦合到栅极电极107。如图所示，栅极导条108可通过栅极导条接触插头116导电耦合至栅极金属115。栅极导条接触插头116可具有类似于漏极接触插头的互补材料涂层117。栅极导条接触插头116可以包括具有互补扩散屏障114的金属硅化物，以提高与栅极导条108的接触电阻和器件可靠性。例如但不限于，
栅极导条接触插头116可以是诸如钨的金属，扩散屏障114可以是钛或钴和氮化钛的金属硅化物。栅极导条108和栅极电极107可以由导电材料制成，例如金属或多晶硅。绝缘材料106可以是氧化硅层。
58.屏蔽电极110可设置在器件有源区中相邻栅极沟槽120之间的屏蔽沟槽122中。如图所示，屏蔽沟槽122可以设置在相邻的漏极接触插头113之间，并且漏极插头113可以设置在栅极沟槽120和屏蔽沟槽122之间的空间中。屏蔽电极110还充当源极层和本体区之间的导电短路。因此，屏蔽电极110与源极层101和本体区102导电接触。本体区102包围屏蔽沟槽122的下部。漏极区104包围屏蔽沟槽122的上部，漂流区105包围重掺杂漏极区104下方的屏蔽沟槽122。屏蔽沟槽122的底部位于源极层101中。屏蔽电极110从源极层101向上延伸穿过本体区102。屏蔽绝缘体109将屏蔽电极110与重掺杂漏极区104和漂流区105隔离，并将屏蔽沟槽122的侧壁排列在本体区102上方。具有与本体区102相同导电类型但更高掺杂浓度的本体接触区103可在靠近屏蔽沟槽底部处形成，以在本体区102和屏蔽电极110之间提供欧姆接触。屏蔽电极110可向上延伸穿过漂流区105并进入重掺杂漏极区104。屏蔽电极110与重掺杂漏极区104和漂流区105之间的绝缘体层109可以比栅极107与源极120、本体区102和漂流区105之间的绝缘体层106厚。
59.在运行过程中，当器件处于关闭状态时，屏蔽电极110可诱导屏蔽效应，从而允许更重掺杂的漂流区，从而导致更低的r
ds-on
。与栅极接头和漏极接头类似，屏蔽电极110可包括互补材料涂层111，例如但不限于钨。屏蔽电极110可以是金属，例如钛或钴的硅化物或其合适的合金。屏蔽绝缘体109可以是任何合适的绝缘材料，例如二氧化硅。根据本发明的各个方面，改良it-fet的沟槽栅极设计允许更大的器件密度，以及改良的开关时间特性和减少的r
ds-on
。器件单元130的间距可以是0.7到1.2微米。栅极107凹陷，以减少与重掺杂漏极区104和漂流区105的重叠，从而降低栅极漏极电容(c
gd
)。
60.制备方法
61.图2a-2t表示根据本发明的各个方面，用于制造改良it-fet器件的方法的横截面图。图2a表示根据本发明的各个方面，改良it-fet形成期间半导体衬底的源极层和外延层的横截面图。最初，半导体衬底包括重掺杂有第一导电类型离子的源极层201。外延层202可以形成在源极层201的主表面上。外延层202可以用第二导电类型的离子轻掺杂，并且可以使用常压或减压外延工艺在源极层的表面上生长。栅极沟槽掩模203可应用于外延层202的主表面以准备栅极沟槽形成。栅极沟槽掩模203可通过任何已知方法形成，例如但不限于光刻，或通过光刻和氧化物刻蚀形成的图案化氧化物层。
62.图2b表示根据本发明的各个方面，改良的it-fet器件中栅极沟槽形成的侧视图横截面。栅极沟槽204可以通过外延层202形成在半导体衬底中，进入源极层201。栅极沟槽204可以使用任何已知的刻蚀方法形成。例如，在不受限制的情况下，可以使用干反应离子刻蚀(drie)来创建栅极沟槽204。在刻蚀过程中，栅极沟槽掩模203防止刻蚀掩模覆盖的外延层的部分。在掩模未覆盖的区刻蚀半导体衬底。在形成栅极沟槽之后，移除掩模203。掩模203可以通过任何合适的掩模移除方法移除，例如化学刻蚀或等离子体灰化。
63.图2c表示根据本发明的各个方面，改良的it-fet器件中形成栅极的步骤的侧视图横截面。如图所示，绝缘层205被覆盖沉积在外延层202的表面上。绝缘层205排列在栅极沟槽204的内部。绝缘层205可以是非导电材料，例如但不限于二氧化硅。二氧化硅可以通过化
学气相沉积(cvd)或热氧化形成。
64.图2e表示根据本发明的各个方面，改良it-fet器件中形成栅极电极的步骤的侧视截面。对半导体15衬底顶面进行抛光，以便从不在栅极沟槽204中的绝缘层205区移除导电材料。因此，栅极电极层206被限制在栅极沟槽204内。导电材料可通过抛光方法去除，例如但不限于化学机械抛光或等离子体刻蚀工艺。另外，栅极电极层206可被刻蚀以进一步降低栅极沟槽中栅极与源极层201的高度。栅极电极层206可以用任何已知的合适等离子体刻蚀工艺进行刻蚀。
65.图2f表示根据本发明的各个方面，改良it-fet器件中形成栅极电极和栅极导条的步骤的侧视图横截面。栅极导条掩模207形成在栅极导条区中的全高栅极电极208的顶部。例如，栅极导条掩模207可以通过适合于硅刻蚀的任何已知掩模方法形成，并且不限于，栅极导条掩模207可以是光刻掩模。在掩蔽207栅极导条208之后刻蚀全高栅极电极，以在栅极沟槽204中的适当深度处创建栅极电极209。栅极导条沟槽230中的导电材料没有被刻蚀，因为它被形成栅极导条电极208的栅极导条掩模207覆盖。可在该第二刻蚀步骤中，根据栅极电极前体的材料，使用任何已知的合适多晶硅或金属刻蚀方法来刻蚀栅极电极209。
66.图2g表示根据本发明的各个方面，改良it-fet器件中形成栅极电极和栅极导条的步骤的侧视截面。栅极导条掩模207可根据所用掩模的类型，通过任何已知的掩模移除方法移除，例如但不限于化学刻蚀或等离子体灰化。沉积绝缘层205以覆盖栅极电极209和栅极导条电极208。栅极绝缘层205可以通过例如但不限于cvd等任何已知的沉积方法沉积。
67.图2h表示根据本发明的各个方面，改良it-fet器件中形成栅极电极和栅极导条的步骤的侧视截面。抛光半导体衬底的上表面以露出外延层202的表面，并降低栅极电极209附近的绝缘层205和栅极转轮电极208附近的栅极转轮绝缘210的高度。半导体衬底可以通过例如cmp等任何合适的方法抛光。
68.图2i表示根据本发明的各个方面，改良it-fet器件中形成重掺杂漏极区和漂流区的步骤的侧视图横截面。漏极区掩模211形成在包括例如栅极导条208的非有源晶体管区上。漏极区掩模211可以从半导体衬底的边缘延伸到栅极导条绝缘210上，并在最靠近栅极导条沟槽230的栅极绝缘209处终止。外延层202掺杂有第一导电类型的离子。重掺杂漏极区212在掩蔽栅极-导条区之后被注入第一导电类型的高浓度杂质。漂流区213是通过以150kev到500kev的注入能量注入较低浓度的第一导电类型的杂质而形成的。漂流区的掺杂可以在重掺杂漏极区212附近具有最大杂质浓度的梯度上，并且梯度随着从重掺杂漏极区212到外延层202的距离而减小。通过漏极区掩模保护栅极-导条区免受掺杂，使外延层202的一部分未掺杂在非有源晶体管区中。漂流区213和重掺杂漏极区212的掺杂可通过例如但不限于离子注入等任何合适的方法来执行。漂流掺杂浓度计数器在外延层中掺杂本体掺杂剂。
69.图2j表示根据本发明的各个方面，改良it-fet器件中形成屏蔽结构的步骤的侧视截面。重掺杂漏极区212和漂流区213可通过加热进行退火，例如但不限于，半导体衬底可在约1000℃的炉中加热30-60分钟，以退火漂流区213和重掺杂漏极区212。绝缘层214形成在覆盖栅极沟槽和栅极导条沟槽的半导体衬底的顶部之上。绝缘层可以通过任何氧化层形成方法形成，例如，但不限于重掺杂漏极区和漂流区退火期间的cvd或热氧化。
70.图2k表示根据本发明的各个方面，改良it-fet器件中形成屏蔽结构的步骤的侧视
图横截面。如图所示，在绝缘层214上方的半导体衬底上形成屏蔽沟槽掩模215。掩模被图案化以在栅极电极209之间的区中具有间隙。在形成屏蔽沟槽掩模215之后，通过屏蔽沟槽掩模中的开口刻蚀半导体衬底。刻蚀工艺形成屏蔽沟槽前体，其穿过重掺杂漏极区212、漂流区213并进入外延层202。刻蚀工艺可以是例如但不限于drie的任何合适的二氧化硅和硅深度刻蚀方法。然后，用第二导电类型的离子注入屏蔽沟槽前躯体处的外延层202的顶部，以在每个屏蔽沟槽的底部形成本体接触区216。本体接触区216可以被注入，例如，20kev-60kev的硼。
71.图2l表示根据本发明的各个方面，改良it-fet器件中形成屏蔽结构的步骤的侧视图横截面。然后，在外延层与本体接触区216的注入之后移除屏蔽沟槽掩模215。屏蔽沟槽掩模215可通过任何掩模去除方法去除，例如化学刻蚀或等离子体灰化。绝缘层214进一步生长在半导体衬底的表面和屏蔽沟槽217中。绝缘层214沿着覆盖本体接触区216的屏蔽沟槽前躯体217的侧面和底部以及重掺杂漏极区212、漂流区213和外延层202的侧面排列。
72.图2m表示根据本发明的各个方面，改良it-fet器件中形成屏蔽结构的步骤的侧视图横截面。刻蚀掉位于屏蔽沟槽前体217底部的绝缘层214，露出本体区216的上表面。drie可用于刻蚀屏蔽沟槽前躯体217底部的绝缘层214，而无需掩蔽步骤。
73.图2n表示根据本发明的各个方面，改良it-fet器件中形成屏蔽结构的步骤的侧视图横截面。然后在屏蔽沟槽前躯体217中刻蚀本体接触区216和外延层202以完成屏蔽沟槽。选择高选择性rie刻蚀，优先刻蚀例如硅衬底沟槽前体底部的硅，而不去除过多二氧化硅。绝缘层214还充当掩模，防止在绝缘层覆盖的区中进行刻蚀，并允许在屏蔽沟槽前体217的底部进行刻蚀。
74.图2o表示根据本发明各个方面，改良it-fet器件中形成屏蔽结构的步骤的侧视图横截面。在形成屏蔽沟槽之后，可以在半导体衬底的暴露顶面上和屏蔽沟槽中形成屏蔽沟槽电极层219。屏蔽沟槽电极层219可以是金属的硅化物，例如钨。屏蔽沟槽金属层219可涂覆有用作扩散屏障的补充材料218。补充材料涂层218可以是钛、钴、氮化钛。
75.图2p表示根据本发明的各个方面，改良it-fet器件中形成屏蔽结构的步骤的侧视图横截面。在屏蔽沟槽电极层上施加刻蚀，从栅极绝缘层前躯体214的主表面刻蚀金属。屏蔽沟槽电极层的上表面在屏蔽沟槽中被刻蚀掉，产生涂覆有互补金属涂层221的屏蔽沟槽电极220。刻蚀剂可以是对用于屏蔽电极的金属选择性的任何刻蚀剂。屏蔽沟槽电极220和涂层221从源极层201延伸，穿过外延层202和本体接触区216。屏蔽沟槽在本体接触区216上方延伸至漂流区213和重掺杂漏极区212。绝缘层214的厚度被优化以减少屏蔽沟槽电极220与重掺杂漏极区212和漂流区213之间的r
ds-on
和可靠欠压电势。屏蔽电极220和涂层221还充当通过本体接触区216连接源极层201和外延层202的短路。
76.图2q表示根据本发明的各个方面，改良it-fet器件中形成屏蔽结构的步骤的侧视截面。绝缘层222沉积在屏蔽电极220和涂层221上的先前绝缘214上。绝缘层222可以是例如但不限于经由cvd施加的二氧化硅和硼磷硅酸盐玻璃(bpsg)。在应用绝缘层222之后，半导体衬底的顶面可能不均匀。然后，可将绝缘层222平面化以形成半导体衬底的均匀顶面。
77.图2r表示根据本发明的各个方面，改良it-fet器件中形成漏极触点和栅极触点的步骤的侧视截面。在平坦化之后，将漏极掩模235施加到绝缘层的表面。漏极掩模235可以通过任何合适的方法应用，例如但不限于光刻。然后在半导体衬底的上表面进行刻蚀。刻蚀剂
去除未被漏电极掩模235覆盖的绝缘层部分。重掺杂漏极区226在刻蚀工艺之后暴露。此外，掩模可在刻蚀后使栅极导条电极225暴露。这为形成漏极触点和栅极-导条触点准备了半导体衬底的顶部。在该刻蚀以及栅极绝缘224和屏蔽绝缘223的最终形状之后，最终定义栅极导条区227的绝缘层。漏极接触掩模235可在刻蚀后通过任何合适的掩模移除方法移除，例如化学清洗、等离子体灰化或平面化。
78.图2s表示根据本发明的各个方面，改良it-fet器件中形成漏极触点和栅极触点的步骤的侧视截面。在移除掩模后，可将金属层228施加到半导体衬底的顶表面。金属层可覆盖形成栅极导条接触插头229的暴露栅极导条电极225。栅极导条触点可包括互补金属涂层236。此外，金属层228可覆盖形成漏极接触插头231的漏极接触区226。排放接触插头231可包括互补金属涂层232。金属涂层可以是金属的硅化物，例如但不限于钛、钴的硅化物。用于漏极触点和栅极导条触点的互补金属插头可以是例如但不限于钨。
79.图2t表示根据本发明的各个方面，改良it-fet器件中形成漏极和栅极导条的步骤的侧视图横截面。将金属层掩模施加到栅极导条金属233和漏极金属234上方的金属层表面。金属层掩模可以通过任何合适的方法应用，例如光刻。对掩模金属层应用蚀刻工艺，形成最终栅极导条金属233和漏极金属层234。掩模可通过任何合适的工艺去除，例如但不限于化学蚀刻、等离子体灰化。因此，改良后的it-fet器件具有源体接触和屏蔽电极的内部组合。源体接触和屏蔽电极的组合通过屏蔽效应降低设备的r
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。凹槽栅极电极降低栅极到漏极的电容。此外，改良后的it-fet器件可以通过一个额外的掩蔽步骤，使用现有的沟槽fet制造设备来制造，这降低了改良后it-fet器件相对于底部源极ldmos的总体制造成本。
80.本发明的各个方面，一体式源极本体短路和屏蔽电极允许改良的it-fet器件，其具有相对较低的栅极到漏极电容和较低的导通状态(r
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)下从漏极到源极的电阻。这种设备配置允许更快的切换速度。此外，制造这种装置的工艺可以用相对简单且廉价的工艺流程来实现。
81.虽然以上是对本发明优选实施例的完整描述，但是可以使用各种替代方案、修改和等效方案。因此，本发明的范围不应参考上述描述来确定，而应参考所附权利要求及其全部等效范围来确定。任何特征，无论优选与否，都可以与任何其他特征相结合，无论优选与否。