近存储器处理模块、与主机系统的同步方法和存储器系统与流程

近存储器处理模块、与主机系统的同步方法和存储器系统
1.本技术要求于2021年8月5日提交的第202141035222号印度专利申请的优先权，该印度专利申请的公开通过引用全部包含于此。
技术领域
2.本公开总体涉及存储器系统。更具体地，本公开涉及用于优化存储器系统的近存储器处理模块与主机系统的同步控制操作。


背景技术：

3.存储器系统是计算系统的必要组件。典型的计算系统包括例如作为中央处理器(cpu)的处理单元、存储器系统和附加存储装置(例如，硬盘驱动器)。cpu包括极快的存储器单元(例如，高速缓存)。存储器系统包括在cpu与附加存储装置之间实行通信的多个存储器单元(例如，随机存取存储器(ram))。处理单元靠近ram的高级存储器系统可被称为近存储器处理(nmp)模块。由于高级存储器系统在单个接口中支持更多存储器单元的效率和能力，高级存储器系统可被用作双列直插式存储器模块(dimm)。cpu的存储器控制器被配置为访问存储器单元以执行各种操作(诸如，读取数据、写入数据、擦除数据、刷新存储器单元和校准存储器单元等)。cpu使用不同的命令来执行这些操作。
4.nmp模块包括其自己的处理单元和用于管理多个存储器单元的存储器控制器。nmp模块的存储器控制器与cpu的存储器控制器起相似作用，并且被配置为执行诸如多个存储器单元的zq校准和定期刷新多个存储器单元的操作。例如，动态ram(dram)是最广泛使用的存储器单元之一，并且dram必须定期被刷新以保持存储在其中的数据。当cpu的存储器控制器访问多个存储器单元以用于读取/写入操作时，cpu的存储器控制器以规则的间隔提供刷新命令以刷新存储器单元。通常，cpu的存储器控制器发起读取/写入操作，且当读取/写入操作完成时，cpu的存储器控制器释放对多个存储器单元的访问，并且nmp模块的存储器控制器可取得对多个存储器单元的控制。当改变从cpu的存储器控制器到nmp模块的存储器控制器的对多个存储器单元的访问时，多个存储器单元的刷新和zq校准可能被错过。由于dram需要被定期刷新和校准，因此错过的刷新和校准可降低多个存储器单元的数据可靠性。例如，当dram未被定期刷新时，dram的状态未被恢复，并且数据可被损坏。另外，当dram未被定期校准时，dram的电压或温度可变化，导致数据的可靠性的降低。


技术实现要素：

5.在本公开的实施例中，提供一种近存储器处理(nmp)模块，包括：多个存储器单元；输入/输出(i/o)接口，被配置为从主机系统接收命令，其中，主机系统包括：主机存储器控制器，被配置为访问所述多个存储器单元；解码器，被配置为对所述命令进行解码并且生成触发；以及nmp存储器控制器，被配置为：从解码器接收所述触发；并且响应于所述触发生成信号以将所述nmp模块与主机系统同步。
6.在本公开的实施例中，提供一种将nmp模块与主机系统同步的方法，所述方法包
括：通过nmp模块的i/o接口从主机系统接收一个或多个控制命令；通过nmp模块的解码器对从主机系统接收的所述一个或多个控制命令进行解码并生成触发；通过nmp模块的nmp存储器控制器从解码器接收触发；以及通过nmp存储器控制器生成用于操作nmp模块的多个存储器单元的信号，以将nmp模块与主机系统同步。
7.在本公开的实施例中，提供一种存储器系统，包括：nmp模块；以及主机系统，被配置为访问nmp模块的多个存储器单元；其中，主机系统在对所述多个存储器单元的访问从主机系统切换到nmp模块之后生成一个或多个控制命令；其中，nmp模块：从主机系统接收一个或多个控制命令；对所述一个或多个控制命令进行解码；以及生成用于操作所述多个存储器单元的信号以将nmp模块与主机系统同步。
附图说明
8.现在参照其中相同的附图标号表示相同的元件的附图通过示例的方式描述本公开的实施例，在附图中：
9.图1示出典型的存储器系统的简化框图。
10.图2示出根据本发明的实施例的存储器系统的详细框图。
11.图3a示出根据本公开的实施例的近存储器处理(nmp)模块的存储器控制器的框图。
12.图3b示出根据本公开的实施例的nmp模块的存储器控制器的框图。
13.图4示出根据本公开的实施例的存储器单元的结构。
14.图5示出用于根据本公开的实施例的在主机系统和nmp模块之间对存储器单元执行的同步操作的示例流程图。
15.图6a示出在常规系统中由主机系统和nmp模块提供的刷新命令的波形。
16.图6b示出根据本公开的实施例的由主机系统和nmp模块提供的刷新命令的波形，以展示从主机系统到存储器单元的命令的传递。
17.图7a示出常规系统中的数据信号和刷新命令的波形。
18.图7b示出根据本公开的实施例的从主机系统到存储器单元的数据信号和刷新命令的传递的波形。
19.本领域技术人员应理解，任何流程图表、流程图、状态转变图和伪代码等表示可在计算机可读介质中表示并由计算机或处理器执行的各种处理。
具体实施方式
20.在本文档中，词语“示例性”可表示“用作示例、实例或说明”。在此描述为“示例性”的本主题的任何实施例或实现不一定被解释为比其他实施例优选或有利。
21.虽然公开经受各种修改和替代形式，但公开的具体实施例在附图中通过示例的方式示出，并且将在下面详细描述。然而，应理解，这些实施例不旨在将公开限制于所公开的特定形式，而是相反，公开旨在涵盖落入发明构思的范围内的所有修改、等同物和替代物。
22.术语“包括”、“包含”或其任何其他变型旨在涵盖非排他性的包括，使得包括一系列组件或步骤的设置、装置或方法不仅包括那些组件或步骤，而是还可包括未明确列出的或这样的设置、装置或方法固有的其他组件或步骤。换言之，位于“包括
……”
之前的系统或
设备中的一个或多个元件不排除在系统或装置中存在其他元件或附加元件。
23.本公开的实施例涉及存储器系统。本公开同步由主机系统和近存储器处理(nmp)模块执行的操作。通过同步由主机系统和nmp模块执行的操作，存储器系统被高效地利用并且存储器系统的性能提高。基于从主机系统接收的命令，同步通过由nmp模块的存储器控制器操作nmp模块的存储器单元来实现。
24.图1示出典型的存储器系统(100)的简化框图。利用nmp能力的存储器系统(100)包括主机系统(101)和nmp模块(102)。在一个实施方式中，nmp模块(102)包括nmp电子器件(103)和多个存储器单元(104a、104b)。在一些实施方式中，一个或多个存储器单元(104c)可以存在于nmp模块(102)外部。多个存储器单元(104a、104b)和一个或多个存储器单元(104c)可以是动态随机存取存储器(dram)。nmp模块(102)可被封装为双列直插式存储器模块(dimm)。dimm是在电路板的两侧上具有多个存储器单元(104a、104b)的电路板。通常，多个存储器单元(104a、104b)被定位成靠近处理单元以增加执行的速度。由于需要更高存储器带宽的机器学习(ml)和人工智能(ai)算法的进步，附加的处理功能被移动为更靠近多个存储器单元(104a、104b)。例如，数据密集型操作(如乘法和累加(mac))中涉及的组件可被移动为更靠近存储器单元，以提高ml和ai系统的性能。nmp模块(102)可包括独立处理单元。
25.在一些实施方式中，主机系统(101)可被配置为经由各自的通信通道(通道0和通道1)访问多个存储器单元(104a、104b)和一个或多个存储器单元(104c)。主机系统(101)可访问多个存储器单元(104a、104b)和一个或多个存储器单元(104c)以读取数据、写入数据、删除数据、刷新多个存储器单元(104a、104b)和一个或多个存储器单元(104c)、或者校准多个存储器单元(104a、104b)和一个或多个存储器单元(104c)。
26.在一个实施方式中，一个或多个存储器单元(104c)可以是dram、静态ram(sram)或被配置为独立存储器的任何其他类型的ram。
27.在一个实施方式中，nmp电子器件(103)包括用于执行存储器内处理(imp)的处理单元。imp和nmp一起提高了计算系统的效率。
28.图2示出根据本公开的实施例的存储器系统(100)的详细框图。如图2中所示，主机系统(101)包括中央处理器(cpu)(201)、存储器控制器(202a)和存储器控制器(202b)。换言之，主机系统(101)可包括第一存储器控制器和第二存储器控制器。cpu(201)可以是用于计算系统的处理单元。存储器控制器(202a、202b)是管理cpu(201)与多个存储器单元(104a、104b)和一个或多个存储器单元(104c)之间的数据流的数字电路。存储器控制器(202a、202b)促进cpu(201)执行各种操作(诸如，读取操作和写入操作)。此外，当多个存储器单元(104a、104b)是dram时，存储器控制器(202a、202b)还使cpu(201)能够执行刷新操作和校准操作。
29.在本公开的实施例中，主机系统(101)还可包括用于连接到nmp模块(102)和一个或多个存储器单元(104c)的一个或多个物理接口。例如，nmp模块(102)可经由专用通信通道连接到一个或多个存储器单元(104c)。
30.如图2中所示，存储器控制器(202b)可经由nmp电子器件(103)访问多个存储器单元(104a、104b)。例如，存储器控制器(202b)经由通信通道(通道0)与nmp电子器件(103)可通信地结合。nmp电子器件(103)包括一个或多个物理接口(phy)(203、207a、207b)、解码器(204)、处理器(或nmp处理器系统)(205)和存储器控制器(206)。一个或多个物理接口(203、
207a、207b)使存储器控制器(202b)能够访问多个存储器单元(104a、104b)。物理接口(203)被配置为从主机系统(101)接收用于访问多个存储器单元(104a、104b)的命令。例如，当存储器控制器(202b)发送读取命令以从存储器单元104b获取数据时，物理接口(203)将读取命令传递到物理接口(207b)以获取存在于存储器单元(104b)中的数据。同样地，物理接口(203)被配置为接收其他命令(诸如，写入命令、刷新命令、校准命令、预充电命令和存储体激活命令等)。物理接口(203、207a、207b)在本公开中也被称为输入/输出(i/o)接口。在本公开的实施例中，存储器控制器(202b)还被配置为以规则的间隔提供刷新命令。例如，针对2gb、4gb或8gb dram，存储器控制器(202b)可大约每7.8μs提供刷新命令。存储器控制器(202a、202b)在本公开中也被称为主机存储器控制器。
31.在启用nmp的系统中可存在两种操作状态(例如，存储器访问状态和nmp状态)。选择逻辑(诸如，一个或多个复用器(208a、208b))可定义系统的当前状态。对多个存储器单元(104a、104b)的访问可以是排他的，例如，主机系统(101)或nmp电子器件(103)可在任何时间点访问多个存储器单元(104a、104b)。当存在控制多个存储器单元(104a、104b)的操作的两个控制者(master)时，为了维持数据可靠性，一个或多个复用器(208)的切换在系统中是重要的。
32.解码器(204)可以是被配置为对从主机系统(101)接收的命令进行解码的电路。在本公开的实施例中，解码器(204)被配置为对从主机系统(101)接收的控制命令(诸如，刷新命令和校准命令(例如，zq校准命令))进行解码。在常规系统中，解码器被配置为对命令(诸如，读取命令和写入命令)进行解码。另外，在常规系统中，控制命令由nmp电子器件生成。在本公开中，解码器(204)基于解码的控制命令生成触发。在本公开的一个实施例中，解码器(204)在对刷新命令进行解码时生成刷新触发。在本公开的另一实施例中，解码器(204)在对zq校准命令进行解码时生成zq校准触发。
33.处理器(205)被配置为处理数据。与可处理存在于多个存储器单元(104a、104b)和一个或多个存储器单元(104c)中的数据的cpu(201)不同，处理器(205)被配置为仅处理存在于多个存储器单元(104a、104b)中的数据。由于处理器(205)非常靠近多个存储器单元(104a、104b)，因此操作可与主机系统(101)并行地执行，并且由于存在通过并行通道(例如，通道0)对数据的访问，因此延迟减少并且持久性显著增加。处理器(205)被配置为执行操作(诸如，读取和写入)，以完成所需的nmp操作。
34.存储器控制器(206)被配置为管理多个存储器单元(104a、104b)的存储器操作。存储器控制器(206)的功能类似于如上所述的存储器控制器(202b)的功能。存储器控制器(206)被配置为从解码器(204)接收触发并相应地生成信号。存储器控制器(206)在本公开中还被称为nmp存储器控制器。在本公开的实施例中，存储器控制器(206)在从解码器(204)接收到刷新触发时生成刷新信号。同样地，存储器控制器(206)在从解码器(204)接收到zq校准触发时生成zq校准信号。存储器控制器(206)将信号(例如，刷新信号或zq校准信号)提供给多个存储器单元(104a、104b)。在常规存储器系统中，存在于nmp模块中的存储器控制器和存在于主机系统中的存储器控制器彼此独立地提供刷新命令和zq校准命令。因此，常规存储器系统针对控制/维护操作缺乏主机系统与nmp模块之间的同步。同步的缺乏导致多个存储器单元的错过刷新和不正确校准。此外，异步刷新导致来自多个存储器单元的数据响应的延迟。然而，在本公开中，解码器(204)对由主机系统(101)提供的刷新命令和zq校准
命令进行解码，并使存储器控制器(206)能够生成刷新信号和zq校准信号。因此，由主机系统(101)提供的命令与由存储器控制器(206)提供的信号被同步。在本公开的实施例中，nmp模块(102)在将对多个存储器单元(104a、104b)的访问从主机存储器控制器(202b)切换到nmp存储器控制器(206)期间/之后从主机系统(101)接收命令。该机制将保证一个或多个复用器(208a、208b)的平滑切换，因此保证数据可靠性。
35.启用nmp的存储器系统可基于采用的存储器访问机制而被分为两类。当主机存储器控制器(202b)访问多个存储器单元(104a、104b)时，命令以分别在图3a和图3b中示出的直接访问模式或间接访问模式被提供。本实施例基于直接访问模式。图3a和图3b示出访问模式的差异。
36.图3a示出直接访问模式。在直接访问模式中，主机存储器控制器(202b)具有对存储器单元(例如，104b)的直接访问(例如，主机存储器控制器(202b)直接经由物理接口(203、207b)将命令提供给多个存储器单元(104b))。如所示，存储器控制器(206)包括触发电路(301)、读取/写入(rd/wr)检查单元(302)、未决请求检查单元(303)、调度器(304)和命令生成器(305)。图3a还示出物理接口203与物理接口207a之间的复用器(mux)208。复用器208也被设置在物理接口207a与命令生成器305之间。
37.在本公开的实施例中，触发电路(301)被配置为从解码器(204)接收触发。例如，触发可以是刷新触发或zq校准触发。在直接访问模式中，解码器(204)可仅在对存储器单元(104b)的访问从主机存储器控制器(202b)切换到nmp存储器控制器(206)期间或之后被激活。由解码器(204)生成的触发可通过逻辑高(high或h)或逻辑低(low或l)表示。例如，刷新触发可以是逻辑高，zq校准可以是逻辑低。在本公开的实施例中，解码器(204)还可经由逻辑高或逻辑低指示从主机存储器控制器(202b)接收到命令。当解码器(204)激活时，触发电路(301)可以解译由解码器(204)生成的触发。
38.在本公开的实施例中，rd/wr检查单元(302)被配置为检查从nmp处理器(205)到存储器单元(104b)的读取操作或写入操作是否未决。
39.在本公开的实施例中，未决请求检查单元(303)被配置为检查先前的控制请求是否未决。例如，当第一刷新触发从解码器(204)被接收时，存储器单元(104b)可用于通过处理器(205)进行的读取操作，并且第一刷新触发可被流水线化。此外，当第二刷新触发从解码器(204)被接收时，未决请求检查单元(303)可指示第一刷新触发是未决的，并且可将第二刷新触发添加到流水线。
40.在本公开的实施例中，调度器(304)被配置为调度对存储器单元(104b)执行的操作。在本公开的实施例中，调度器(304)可遵循不同的模式以允许外围组件访问存储器单元(104b)来执行不同的操作。在本公开的实施例中，调度器(304)还可将操作流水线化。在本公开的实施例中，调度器(304)可通过将存储器单元(104b)的不同存储体(bank)的操作流水线化来优化调度。例如，当第一存储体被预充电时，第二存储体可被激活，并且第三存储体可被访问以用于读取操作。调度器(304)可从rd/wr检查单元(302)和未决请求检查单元(303)获取输入以对操作进行调度。
41.在本公开的实施例中，命令生成器(305)被配置为基于调度的操作生成关于dram接口的信号。例如，命令生成器(305)被配置为生成读取信号、写入信号、刷新信号和zq校准信号等。信号经由物理接口(207a)被提供给存储器单元(104b)。
42.图3b示出间接访问模式。在间接访问模式中，主机存储器控制器(202b)经由nmp存储器控制器(206)间接访问存储器单元(104b)。如图3b中可见，物理接口(203)未连接到物理接口(207a)。例如，不存在沿直接在物理接口(203)与物理接口(207a)之间的通信路径放置的复用器。因此，由主机存储器控制器(202b)提供的命令经由nmp存储器控制器(206)被路由。因此，在间接访问模式中存在延迟。nmp存储器控制器(206)的组件的工作在上面被描述并且在这里将不被重复。
43.在本公开的实施例中，nmp模块(102)可包括多个nmp存储器控制器。每个存储器控制器可管理不同dimm的存储器操作。
44.图4示出根据本公开的实施例的存储器单元的结构。图4示出存储器单元(例如，104b)的宽泛层级结构。存储器单元(104b)被组织成多个存储体组(例如，存储体组0至存储体组3)和多个存储体(例如，存储体0至存储体3)。每个存储体组包括多个存储体。此外，每个存储体包括多个行和多个列。来自主机存储器控制器(202b)或nmp存储器控制器(206)的命令(cmd)包括将被执行的操作和物理地址(addr)。物理地址包括存储体组字段、存储体字段、行字段和列字段。每个存储体包括一个或多个存储器阵列、一个或多个行解码器、一个或多个列解码器和一个或多个感测放大器。一旦存储体组和存储体被识别，地址的行字段就激活存储器阵列中的线。存储器阵列中的激活的线可以是“字线”，并且激活的字线将数据从存储器阵列读取到相应的感测放大器中。然后，列字段被用于读取加载到感测放大器中的数据的一部分。列的宽度被称为“位线”。在本公开的实施例中，由主机存储器控制器(202b)提供的命令可以以来自多个存储体的存储器单元(104b)的一个或多个存储体为目标。nmp存储器控制器(206)被配置为在从解码器(204)接收到触发时从多个存储体识别一个或多个目标存储体。在本公开的实施例中，触发包括存储器单元(104b)的命令(cmd)和物理地址(addr)。此外，nmp存储器控制器(206)生成信号并将信号提供给作为目标的一个或多个存储体。
45.图4的存储器单元104b还示出全局i/o门控和多个局部i/o门控，数据通过全局i/o门控被输入和输出，多个局部i/o门控设置在相应的存储体组与全局i/o门控之间。命令/地址寄存器还被提供，命令(cmd)和物理地址(addr)通过命令/地址寄存器被接收。
46.图5示出用于在主机系统(101)与nmp模块(102)之间同步对多个存储器单元(104a、104b)执行的操作的示例流程图。
47.如图5中所示，方法(500)可包括一个或多个步骤。方法(500)可在计算机可执行指令的上下文中被描述。例如，计算机可执行指令可包括执行特定功能或实现特定抽象数据类型的例程、程序、对象、组件、数据结构、过程、模块和功能。
48.方法(500)被描述所按的顺序不意在被解释为限制，并且任何数量的描述的方法框可以以任何顺序被组合以实现该方法。另外，在不脱离在此描述的主题的范围的情况下，单独的框可从该方法被删除。此外，该方法可以以任何合适的硬件、软件、固件或它们的组合来实现。
49.方法(500)的步骤在将对多个存储器单元(104a、104b)的访问从主机系统(101)切换到nmp模块(102)期间/之后被执行。
50.在步骤(501)，nmp模块(102)的物理接口(203)从主机系统(101)接收一个或多个控制命令。在本公开的实施例中，在切换访问期间或之后，主机系统(101)被配置为提供一
个或多个控制命令。一个或多个控制命令包括但不限于，刷新命令、zq校准命令和自刷新命令等。
51.在本公开的实施例中，多个存储器单元(104a、104b)需要以规则的时间间隔被刷新以保持数据。通常，多个存储器单元(104a、104b)每7.8μs被刷新。该间隔被称为刷新间隔(trfi)。在本公开的实施例中，刷新多个存储器单元(104a、104b)的持续时间被称为刷新周期(trfc)。在本公开的实施例中，刷新周期(trfc)可以是550ns。刷新命令可包括需要被刷新的多个存储器单元(104a、104b)的物理地址。在本公开的实施例中，主机存储器控制器(202b)可包括刷新计数器，刷新计数器可记录在访问多个存储器单元(104a、104b)时提供的最后的刷新命令。基于刷新计数器中的数据，主机存储器控制器(202b)将随后的刷新命令提供给nmp模块(102)以用于刷新多个存储器单元(104a、104b)。
52.当dram上电时，dram可在获得操作状态之前获得各种状态。因此，dram的电压值可不对应于特定值。因此，在对dram上电时，zq校准被需要，以校准dram的电压值。此外，zq校准可以以规则的间隔被执行以保持dram的可由于存储器系统(100)中的温度变化和电压变化中的改变而改变的电压值。dram的每个数据(dq)引脚是双向的，这允许读取操作和写入操作。每个dq引脚电路与电阻器支腿(resistor leg)(例如，240欧姆)相关联。为了校准dq引脚，电阻器支腿可被调整。每个dq引脚包括dq校准单元和zq引脚，外部精确电阻器连接到该zq引脚。外部精确电阻器用作dq引脚的参考并在所有温度下保持240欧姆。当zq校准(zqcl)命令在初始化期间被发出时，dq校准单元被启用并生成调整值。然后，调整值被复制到每个dq引脚。在本公开的实施例中，zq校准也以规则的间隔被执行，以说明温度变化和电压变化。zq短校准(zqcs)命令以规则的间隔被提供以校准dq引脚。在本公开的实施例中，主机存储器控制器(202b)可在直接或间接访问多个存储器单元(104a、104b)期间提供zq校准(zqcl)命令。此外，当访问被切换时，主机存储器控制器(202b)被配置为提供zq短校准(zqcs)命令。
53.在步骤(502)，解码器(204)对由主机存储器控制器(202b)提供的一个或多个控制命令进行解码。此外，解码器(204)基于一个或多个控制命令生成触发。下表示出由主机存储器控制器(202b)基于联合电子器件工程委员会(jdec)标准提供的一个或多个控制命令。
54.[0055][0056]
表1
[0057]
其中，
[0058]
bg＝存储体组地址，
[0059]
ba＝存储体地址，
[0060]
ras_n＝行地址选通，
[0061]
cas_n＝列地址选通，
[0062]
bc_n＝突发突变(burst chop)，
[0063]
x＝不关心，
[0064]
v＝有效，
[0065]
cke＝时钟使能，
[0066]
cs_n＝芯片选择，
[0067]
act_n＝激活，
[0068]
we_n＝写入使能，
[0069]
a＝地址输入，
[0070]
c＝栈地址输入，
[0071]
ap＝自动预充电。
[0072]
表1可被存储在主机系统(101)和nmp模块(102)中。主机存储器控制器(202b)和解码器(204)可各自使用表1来生成一个或多个控制命令和对一个或多个控制命令进行解码。在本公开的一个实施例中，解码器(204)可被配置为仅对在主机存储器控制器(202b)已经切换访问之后的一个或多个控制命令进行解码。此外，当命令字段具有如表1中所示的逻辑电平时，解码器(204)对一个或多个控制命令进行解码，并生成适当的触发。当解码器(204)解码一个或多个命令是刷新命令时，解码器(204)生成刷新触发。同样地，在解码的一个或多个命令是zq校准命令时，解码器(204)生成zq校准触发。
[0073]
在步骤(503)，nmp存储器控制器(206)从解码器(204)接收触发。nmp存储器控制器(206)的电子组件用于接收和处理触发。例如，触发电路(301)从解码器(204)接收触发。此外，调度器(304)基于未决请求和正在进行的存储器操作来对接收的存储器操作进行调度。如上所述，调度器(304)可使用各种技术来对存储器操作进行调度。
[0074]
在步骤(504)，nmp存储器控制器(206)生成信号以对多个存储器单元(104a、104b)执行存储器操作。nmp存储器控制器(206)的命令生成器(305)基于从解码器(204)接收的触发来生成适当的信号。当刷新触发被接收时，命令生成器(305)生成刷新信号。同样地，当zq校准触发被接收时，命令生成器(305)生成zq校准信号。在本公开的实施例中，信号可经由物理接口(207a)被提供给多个存储器单元(104a、104b)。信号可用于将对多个存储器单元(104a、104b)执行的一个或多个操作与主机系统(101)同步。
[0075]
图6a示出在直接访问模式下在常规存储器系统中提供的刷新信号。如图6a中可见，在切换访问之后，在主机系统(101)处未决的刷新信号不被提供给多个存储器单元(104a、104b)以刷新dq引脚。因此，在通过主机系统(101)执行存储器操作之后，由于错过的刷新，可能发生数据丢失，或者可能降低数据的完整性。
[0076]
图6b示出在直接访问模式下根据本公开的实施例提供的刷新信号。如图6b中可见，刷新命令在主机系统(101)与nmp模块(102)之间被同步。因此，多个存储器单元(104a、104b)以规则的时间间隔被刷新。同样地，zq校准命令也以同步的方式被提供。因此，dq引脚的电压电平被维持在所需值，从而增加数据的完整性。
[0077]
图7a示出在间接访问模式下在常规存储器系统中提供的刷新信号。如图7a中可见，在三个dram接口(例如，通道0、通道1(04a)、通道1(04b))上的规则的数据传送期间，在连续读取期间或写入操作期间不存在中断。每个dram接口可由各自的nmp存储器控制器管理。每个存储器控制器可具有其自己的调度，以用于将刷新信号提供给相应的dram接口。由于所有dram的刷新周期未被同步，因此读取命令的延迟因为刷新可中断对多个存储器单元(104a、104b)的读取请求而高。
[0078]
图7b示出在间接访问模式下根据本公开的实施例提供的刷新信号。如图7b中可见，刷新命令在主机系统(101)与nmp模块(102)之间被同步。具体地，每个nmp存储器控制器与主机存储器控制器(202b)被同步。因此，多个存储器单元(104a、104b)被同步地刷新。因此，与图7a的常规方法相比，读取命令的延迟最小。同样地，zq校准命令也以同步的方式被
提供。因此，dq引脚的电压电平被维持在所需值，从而增加数据的完整性。
[0079]
在本公开的实施例中，读取操作中的延迟被减小。此外，发明机制提高了存储器系统的性能。
[0080]
除非另外清楚地说明，否则术语“一实施例”、“实施例”、“多个实施例”、“该实施例”、“该多个实施例”、“一个或多个实施例”、“一些实施例”和“一个实施例”可表示“(一个或多个)发明的一个或多个(而非全部)实施例”。
[0081]
除非另外清楚地说明，否则术语“包括”、“包含”、“具有”和它们的变型可表示“包括但不限于”。
[0082]
除非另外清楚地说明，否则列举的项目列表并不暗示任何或所有项目是相互排斥的。除非另外清楚地说明，否则术语单数可以表示“一个或多个”。
[0083]
对具有彼此通信的若干组件的实施例的描述并不暗示所有这样的组件被需要。相反，各种可选组件被描述以说明发明的广泛的各种可行的实施例。
[0084]
当在此描述单个装置或物品时，将容易清楚的是：可使用多于一个的装置或物品来代替单个装置或物品。类似地，当在此描述多于一个的装置或物品时，将容易清楚的是：可使用单个装置或物品代替多于一个的装置或物品，或者可使用不同数量的装置或物品而不是示出的数量的装置或物品。装置的功能或特征可由未被明确描述为具有这样的功能/特征的一个或多个其它装置选择地实现。因此，发明的其他实施例不需要包括装置本身。
[0085]
图5的所示的操作示出了以特定顺序发生的特定事件。在本公开的可选实施例中，特定操作可以以不同的顺序执行、修改或去除。此外，步骤可被添加到上述逻辑并且仍然符合所描述的实施例。此外，在此描述的操作可顺序地发生，或者特定操作可被并行处理。此外，操作可由单处理单元执行或由分布式处理单元执行。
[0086]
在此，本发明的实施例的公开意在说明而不是限制发明的范围，发明的范围在所附权利要求中阐述。
[0087]
虽然发明的各种方面和实施例已经在此公开，但是其他方面和实施例对于本领域技术人员将是清楚的。