碳化硅半导体装置以及碳化硅半导体装置的制造方法与流程

1.本发明涉及碳化硅半导体装置以及碳化硅半导体装置的制造方法。


背景技术：

2.以往，在将碳化硅(sic)用作半导体材料的沟槽栅型sic-mosfet(metal oxide semiconductor field effect transistor：具备由栅极-氧化膜-半导体这三层结构构成的绝缘栅的mos型场效应晶体管)中，利用干蚀刻进行用于形成构成沟槽栅结构的沟槽的蚀刻(以下，称为沟槽蚀刻)。然后，在通过去除沟槽内壁(侧壁以及底面)的表面的蚀刻损伤(损坏)而进行使其平坦和清洁后，沿沟槽内壁形成栅极绝缘膜，进行用于栅极绝缘膜的烧固的热处理(退火)。
3.具体而言，在沟槽蚀刻中，可以使用等离子蚀刻装置，该等离子蚀刻装置将例如六氟化硫(sf6)气体或四氟化碳(cf4)气体等氟化类气体、氧气(o2)等作为基材的材料气体高密度地等离子体化，将其与半导体(半导体基板)发生化学反应而生成的挥发性的反应生成物向外部排出去除，从而进行蚀刻。在通过等离子体蚀刻而形成的沟槽的内壁表面产生因氟(f)等的附着、离子碰撞而导致的表面粗糙等。因此，在沟槽蚀刻后，通过在氢气(100％h2气体)气氛下的高温热处理(氢退火)，去除沟槽的内壁表面的附着物、凹凸等，从而使沟槽的内壁表面平坦化。
4.另外，通过由该氢退火产生的硅(si)原子的表面扩散作用，使沟槽的开口侧角部、底面角部适度地变圆。沟槽的开口侧角部是指半导体基板的正面与沟槽的侧壁之间的边界，沟槽的底面角部是指沟槽的侧壁与底面之间的边界。进而，通过在氧气气氛下的固定时间的热处理，将沟槽的内壁表面氧化(牺牲氧化)，通过将该被氧化的部分(以下，称为氧化层)去除而清洁沟槽的内壁表面，然后沿着沟槽内壁形成栅极绝缘膜。然后，在进行了用于栅极绝缘膜的烧固的热处理之后，将成为栅电极的多晶硅(poly-si)层埋入沟槽，从而形成沟槽栅结构。
5.作为栅极绝缘膜的形成方法，提出了一种方法(例如，参照下述专利文献1)：通过隔着成为屏蔽氧化膜的氧化膜掩模，倾斜地离子注入氧离子而在沟槽的侧壁的表面区域形成氧离子注入层，在去除氧化膜掩模后，通过高温氧化(hto：high temperature oxide)沉积出作为栅极绝缘膜的氧化硅(sio2)膜(以下，称为hto膜)。在下述专利文献1中，在hto膜的沉积初期产生的剩余碳、栅极绝缘膜内的剩余碳与氧离子注入层中的氧发生反应而成为氧化碳并脱离，因此与通过热氧化而形成栅极绝缘膜的情况相比，抑制产生剩余碳。
6.现有技术文献
7.专利文献
8.专利文献1：日本专利第6729824号公报


技术实现要素：

9.技术问题
10.在等离子体蚀刻中，通过使等离子体中的离子加速而在sic表面碰撞并与sic发生化学反应来进行sic的蚀刻。通过该离子碰撞，在sic晶体(半导体基板)产生原子空位、晶格缺陷(晶格间原子)、悬空键(未键合键)以及杂质(除掺杂剂以外的杂质)缺陷等缺陷。另外，在sic晶体中，由于因等离子体中的电子、离子电流所产生的传导电流而流过过大的电流，或者因离子碰撞所产生的高能量的光子切断sic晶体的原子间键，所以产生上述缺陷。
11.由于这些等离子体蚀刻引起的缺陷，在sic表面产生大的蚀刻损伤。在以往的碳化硅半导体装置(sic-mosfet)中，因为在沿p型基区的沟槽侧壁的部分形成有沟道(n型的反型层)，所以如果因使用了等离子体蚀刻的沟槽蚀刻而在沟槽的内壁表面(sic表面)产生蚀刻损伤，则导致电特性下降(沟道迁移率降低、栅极阈值电压变动等)。因此，如上所述，在以往的碳化硅半导体装置的制造方法中，通过氢退火来去除沟槽内壁表面的蚀刻损伤。
12.另外，需要通过该氢退火的硅原子的表面扩散作用来去除在沟槽的侧壁上产生的源极下垂。源极下垂是指，n

型源区在沟槽侧壁向沟槽底面侧流动，以覆盖在下层的p型基区的沟槽侧壁露出的部分的表面的方式下垂。可以利用沟槽内壁表面的牺牲氧化来去除沟槽侧壁上的源极下垂。因此，在以往的碳化硅半导体装置的制造方法中，需要在将沟槽内壁表面的蚀刻损伤去除的氢退火后，依次进行沟槽内壁表面的牺牲氧化和通过牺牲氧化而形成的氧化层的去除。
13.然而，因为氢退火在1500℃以上的高温下进行，所以需要昂贵的退火装置，制造成本增大。除此以外，由于将退火装置的处理炉内的温度从室温(例如25℃左右)升温到设为1500℃以上的高温为止的升温时间、以及从高温返回到室温为止的降温时间均变长，所以氢退火的处理时间变长。虽然通过牺牲氧化能够较薄地去除沟槽内壁表面而成为干净的面，但通过发明人的努力研究表明因牺牲氧化而在沟槽内壁产生损伤(sic晶体结构的紊乱、晶体缺陷)。
14.考虑在不产生沟槽内壁表面的蚀刻损伤、或者使沟槽内壁表面的蚀刻损伤变得比用现有方法的蚀刻损伤小的温和的条件下进行使用了等离子体蚀刻的沟槽蚀刻，但在这种情况下，蚀刻速度过慢，不进行沟槽蚀刻。因此，希望发现即使通过在与现有方法相同的条件下使用等离子体蚀刻进行沟槽蚀刻而在沟槽内壁表面产生了大的蚀刻损伤，也能够在之后的工序中使沟槽内壁表面的蚀刻损伤恢复的方法。
15.本发明为了解决上述现有技术问题，其目的在于，提供一种能够降低成本、缩短制造时间、并且能够提高电特性的碳化硅半导体装置以及碳化硅半导体装置的制造方法。
16.技术方案
17.为了解决上述问题，达成本发明的目的，本发明的碳化硅半导体装置是具备由栅极-氧化膜-半导体这三层结构构成的绝缘栅极的碳化硅半导体装置，并具有以下特征。由碳化硅构成的半导体基板构成所述半导体。设置有从所述半导体基板的第一主表面起沿深度方向延伸的预定深度的沟槽。沿所述沟槽的内壁设置有构成所述氧化膜的栅极绝缘膜。所述栅极绝缘膜在所述沟槽的内壁与所述半导体基板接触。在所述沟槽的内部，在所述栅极绝缘膜之上设置有构成所述栅极的栅电极。碳化硅半导体装置具有在导通时在所述半导体基板的沿所述沟槽的侧壁的部分形成沟道的沟槽栅结构。所述沟槽的内壁的表面区域的使用阴极发光法获得的碳化硅的带端发光的发光强度为所述半导体基板的未进行干蚀刻的表面的表面区域的使用阴极发光法获得的碳化硅的带端发光的发光强度以上。
18.另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，在所述沟槽的内壁的表面区域的使用阴极发光法获得的碳化硅的发光强度分布中，在将通过阴极发光法进行分析时照射到所述沟槽的内壁的电子的加速电压设为2kv时，发生在比带端发光的峰更靠长波长侧且带宽比带端发光更宽的发光的发光强度相对于带端发光的发光强度的比率小于35，或者在将通过阴极发光法进行分析时照射到所述沟槽的内壁的电子的加速电压设为5kv时所述比率为9以下，或者满足这两者。
19.另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，所述沟槽的内壁的表面的使用阴极发光法获得的碳化硅的带端发光的发光强度为所述半导体基板的未进行干蚀刻的表面的使用阴极发光法获得的碳化硅的带端发光的发光强度以上。
20.另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，碳化硅的带端发光是在波长390nm附近观测的自由激子发光。
21.另外，为了解决上述课题，达成本发明的目的，本发明的碳化硅半导体装置的制造方法是具备由栅极-氧化膜-半导体这三层结构构成的绝缘栅的碳化硅半导体装置的制造方法，并具有以下特征。进行通过干蚀刻形成从构成所述半导体且由碳化硅构成的半导体基板的第一主表面起沿深度方向延伸的预定深度的沟槽的第一工序。在所述第一工序之后，进行在包含一氧化氮气体的气体气氛中进行第一热处理，接着所述第一热处理在氮气气氛中进行第二热处理的第二工序。进行将在所述第二工序中形成于所述沟槽的内壁的氧化层去除而露出所述沟槽的内壁的第三工序。在所述第三工序之后，进行在所述沟槽的内壁上沿所述沟槽的内壁形成构成所述氧化膜的栅极绝缘膜的第四工序。进行通过第三热处理将上述栅极绝缘膜烧固的第五工序。在所述第五工序之后，进行在所述沟槽的内部在所述栅极绝缘膜之上形成构成所述栅极的栅电极，从而形成在导通时在所述半导体基板的沿所述沟槽的侧壁的部分形成沟道的沟槽栅结构的第六工序。在所述第二工序中，在1200℃以上且1350℃以下的范围内的温度下进行所述第一热处理，在维持所述第一热处理的温度的状态下切换为所述氮气气氛而进行所述第二热处理。将所述第一热处理和所述第二热处理的总处理时间中处于预定的最高温度的合计时间设为90分钟以上。
22.另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明的基础上，在所述第二工序中，在15分钟以上且60分钟以下的范围内进行所述第一热处理，在30分钟以上且75分钟以下的范围内进行所述第二热处理。
23.另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明的基础上，在所述第二工序中，使用将一氧化氮气体以5％以上且20％以下的比率混合于氮气而成的气体气氛来进行所述第一热处理。
24.另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明的基础上，在所述第二工序中，通过所述第一热处理将在所述第一工序中在所述沟槽的内壁产生的损伤层氧化而形成所述氧化层。
25.另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明的基础上，在所述第二工序中，在所述第一热处理中，利用一氧化氮气体所含有的氮将所述沟槽的内壁的缺陷封端。
26.另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明的基础上，在所述第二工序中，在所述第二热处理中，使所述半导体基板的碳化硅晶体结构的紊乱修
复。
27.根据上述发明，在通过蚀刻形成沟槽后且在形成栅极绝缘膜前，连续地进行第一热处理和第二热处理，从而在沟槽内壁表面露出干净的面。由此，不需要为了去除沟槽内壁的蚀刻损伤而如现有方法那样使用昂贵的退火装置的高温的氢退火。另外，根据上述发明，因为第一热处理和第二热处理的最高温度比通过现有方法为了去除沟槽内壁的蚀刻损伤而进行的氢退火的温度低，所以能够缩短第二工序时的热处理炉内的升温时间及降温时间。另外，根据上述发明，能够防止沟道迁移率的下降、栅极阈值电压变动。
28.发明效果
29.根据本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法，起到能够降低成本、缩短制造时间、并且能够提高电特性的效果。
附图说明
30.图1是示出实施方式的碳化硅半导体装置的结构的截面图。
31.图2是将图3的步骤s3的处理后的状态的沟槽附近放大来表示的截面图。
32.图3是示出实施方式的半导体装置的制造方法的概要的流程图。
33.图4是示出比较例1、比较例2、现有例以及实施例的通过cl分析获得的sic的带端发光强度比率的图表。
34.图5是比较例1的通过cl分析获得的sic的发光强度分布。
35.图6是比较例2的通过cl分析获得的sic的发光强度分布。
36.图7是现有例的通过cl分析获得的sic的发光强度分布。
37.图8是比较例2的通过cl分析获得的sic的发光强度分布。
38.图9是实施例的通过cl分析获得的sic的发光强度分布。
39.图10是示出实施例的sic的长波长侧的带宽宽的发光的发光强度比率的图表。
40.图11是示出实施例的电特性的图表。
41.符号说明
[0042]1ꢀꢀꢀꢀꢀꢀn
型漏区
[0043]2ꢀꢀꢀꢀꢀꢀ
n-型漂移区
[0044]3ꢀꢀꢀꢀꢀꢀ
p型基区
[0045]4ꢀꢀꢀꢀꢀꢀn
型源区
[0046]5ꢀꢀꢀꢀꢀꢀ
p

型接触区
[0047]6ꢀꢀꢀꢀꢀꢀ
沟槽
[0048]7ꢀꢀꢀꢀꢀꢀ
栅极绝缘膜(hto膜)
[0049]8ꢀꢀꢀꢀꢀꢀ
栅电极
[0050]9ꢀꢀꢀꢀꢀꢀ
层间绝缘膜
[0051]
10
ꢀꢀꢀꢀꢀ
碳化硅半导体装置
[0052]
11
ꢀꢀꢀꢀꢀ
源电极
[0053]
12
ꢀꢀꢀꢀꢀ
漏电极
[0054]
20
ꢀꢀꢀꢀꢀ
沟槽的内壁与栅极绝缘膜的接合界面(sic/sio2界面)
[0055]
21、22 p

型区
[0056]
23
ꢀꢀꢀꢀꢀ
n型电流扩散区
[0057]
30
ꢀꢀꢀꢀꢀ
半导体基板
[0058]
30a
ꢀꢀꢀꢀ
蚀刻损伤
[0059]
31
ꢀꢀꢀꢀꢀn
型起始基板
[0060]
32
ꢀꢀꢀꢀꢀ
n-型外延层
[0061]
33
ꢀꢀꢀꢀꢀ
p型外延层
具体实施方式
[0062]
以下，参照附图，详细说明本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法的优选实施方式。在本说明书和附图中，在标记了n的层或区域中，意味着电子是多数载流子，在标记了p的层或区域中，意味着空穴是多数载流子。另外，标注于n或p的“ ”意味着是比没有标注“ ”的层或区域的杂质浓度高，标注于n或p的
“‑”
意味着是比没有标注
“‑”
的层或区域的杂质浓度低。应予说明，在以下实施方式的说明以及附图中，对相同的结构标注相同的符号，并省略重复的说明。另外，在本说明书中，在密勒指数的表示中，
“‑”
是指在紧随其后的指数上标注的横线，通过在指数之前标注
“‑”
来表示负的指数。
[0063]
(实施方式)
[0064]
对实施方式的碳化硅半导体装置的结构进行说明。图1是示出实施方式的碳化硅半导体装置的结构的截面图。图1所示的实施方式的碳化硅半导体装置10是在将碳化硅(sic)用作半导体材料的半导体基板(半导体芯片)30的正面侧具备沟槽栅结构的纵型sic-mosfet。半导体基板30是在将sic用作半导体材料的n

型起始基板31的正面上依次层叠成为n-型漂移区2的外延层32和成为p型基区3的外延层33而成的外延基板。
[0065]
半导体基板30将p型外延层33侧的主表面作为正面(第一主表面)，将n

型起始基板31侧的主表面(n

型起始基板31的背面)作为背面。半导体基板30的晶体结构可以是例如碳化硅的四层周期六方晶结构(4h-sic)。半导体基板30的正面可以是(0001)面，即所谓的si(硅)面，或者是(000-1)面，即所谓的c(碳)面。n

型起始基板31是n

型漏区1。n-型漂移区2是n-型外延层32的n

型起始基板31侧的部分，与n

型起始基板31邻接。p型基区3设置在半导体基板30的正面与n-型漂移区2之间。
[0066]
沟槽栅结构由p型基区3、n

型源区4、p

型接触区5、沟槽6、栅极绝缘膜7和栅电极8构成。在p型基区3与n-型漂移区2之间，在比沟槽6的底面向n

型漏区1侧更深的位置分别选择性地设置n型电流扩散区23和p

型区21、22。n型电流扩散区23和p

型区21、22是通过离子注入而形成于n-型外延层32的内部的扩散区。n-型外延层32的除了n型电流扩散区23和p

型区21、22以外的部分为n-型漂移区2。
[0067]
n型电流扩散区23是使载流子的扩展电阻减小的所谓的电流扩散层(csl：current spreading layer)。n型电流扩散区23在彼此相邻的沟槽6之间，在深度方向上与p型基区3和n-型漂移区2接触，沿与半导体基板30的正面平行的方向到达沟槽6，并与栅极绝缘膜7接触。也可以不设置n型电流扩散区23。在不设置n型电流扩散区23的情况下，代替n型电流扩散区23，n-型漂移区2从n

型漏区1侧到达p型基区3，沿与半导体基板30的正面平行的方向到达沟槽6，并与栅极绝缘膜7接触。
[0068]
p

型区21、22固定在后述的源电极11的电位，具有在mosfet(碳化硅半导体装置
10)关断时耗尽化(或者使n型电流扩散区23耗尽，或者这两者均耗尽)而使施加到沟槽6的底面的栅极绝缘膜7的电场缓和的功能。p

型区21与p型基区3分离地设置，且在深度方向上与沟槽6的底面对置。p

型区21在省略图示的部分与p

型区22局部地连结或与另一p型区局部地连结，从而与源电极11电连接。p

型区21可以在沟槽6的底面与栅极绝缘膜7接触，也可以与沟槽6的底面分离。
[0069]
p

型区21可以在深度方向上与沟槽6的底面角部(角部)对置。沟槽6的底面角部是指沟槽6的侧壁与底面的边界。通过使p

型区21在深度方向上与沟槽6的底面角部对置，从而在mosfet关断时施加于沟槽6的底面角部的栅极绝缘膜7的电场被缓和，因此提高沟槽6的底面附近的电场缓和效果。图1所示的p

型区22在彼此相邻的沟槽6之间与沟槽6和p

型区21分离地设置。p

型区22在n

型源区4侧的面与p型基区3接触，经由p型基区3与源电极11电连接。
[0070]
沟槽6沿深度方向从半导体基板30的正面贯通p型外延层33而到达n型电流扩散区23(在不设置n型电流扩散区23的情况下为n-型漂移区2)。在沟槽6的底面出现与半导体基板30的正面相同的结晶面。沟槽6的侧壁例如可以是{1-100}面，即所谓的m面。沟槽6的开口侧角部和底面角部也可以被适度地倒圆角。沟槽6的开口侧角部是指半导体基板30的正面与沟槽6的侧壁之间的边界。沟槽6的内壁(侧壁和底面)的表面成为半导体基板30与栅极绝缘膜7之间的接合界面(以下，称为sic/sio2界面)20。
[0071]
沟槽6的内壁表面通过后述的第一no退火(步骤s4的处理：参照图3)而使在后述的沟槽蚀刻(步骤s3的处理：参照图3)时产生的蚀刻损伤30a恢复(参照图2)。由此，沟槽6的内壁的表面以及表面区域的通过阴极射线发光(cl：cathodoluminescence)法获得的sic的发光强度分布(参照图9)满足以下的条件。cl法是指，在根据向对象物的照射面照射经加速的电子而放出的光子的发光强度分布来分析对象物的照射面附近的晶体结构、杂质以及缺陷的状态时使用的方法。在通过cl法进行分析(以下，称为cl分析)时照射到对象物的电子(电子束)的加速电压越大，能够得到距照射面越深的位置的发光强度分布。
[0072]
沟槽6的内壁的表面以及表面区域各自的通过cl分析获得的sic的带端发光(观测波长390nm附近的自由激子发光)d1的发光强度i1为没有进行干蚀刻的sic表面以及表面区域各自的sic的带端发光a1(参照图5)的发光强度i1以上。没有进行干蚀刻的sic表面是指没有暴露于沟槽蚀刻的材料气体的表面，可以是半导体基板30的正面的被沟槽蚀刻用掩模覆盖的部分、半导体基板30的侧面(端部)和背面，也可以是与主表面垂直地切断半导体基板30而露出的截面。在后述的现有例中，沟槽的内壁的表面以及表面区域各自的sic的带端发光c1(参照图7)的发光强度i1低于没有进行干蚀刻的sic表面以及表面区域各自的sic的带端发光a1的发光强度i1。
[0073]
另外，在沟槽6的内壁的表面以及表面区域的通过cl分析获得的sic的发光强度分布中，长波长侧的带宽宽的发光d2的发光强度i2相对于带端发光d1的发光强度i1的比率(＝长波长侧的带宽宽的发光d2的发光强度i2/带端发光d1的发光强度i1)(以下，称为发光强度比率)低于现有例(参照图7)的sic的长波长侧的带宽宽的发光c2的发光强度比率，例如满足以下情况：在将cl分析的电子的加速电压设为2kv时，长波长侧的带宽宽的发光d2的发光强度i2相对于带端发光d1的发光强度i1的比率为小于35左右，或者在将cl分析的电子的加速电压设为5kv时，长波长侧的带宽宽的发光d2的发光强度i2相对于带端发光d1的发
光强度i1的比率为9以下左右，或者长波长侧的带宽宽的发光d2的发光强度i2相对于带端发光d1的发光强度i1的比率同时满足这两者(参照图10)。sic的长波长侧的带宽宽的发光d2是指在sic的比带端发光d1的峰(山)更靠长波长侧产生且比带端发光d1更宽(宽幅)的峰。
[0074]
在彼此相邻的沟槽6之间，在半导体基板30的正面与p型基区3之间，分别选择性地设置有n

型源区4和p

型接触区5。p型外延层33的除n

型源区4和p

型接触区5以外的部分为p型基区3。在p型基区3的沿着沟槽6的侧壁的部分3a，在sic-mosfet导通时形成沟道(n型的反型层)。因为沟槽6的内壁表面的蚀刻损伤通过后述的第一no退火(步骤s4的处理：参照图3)被恢复，所以能够防止sic-mosfet的电特性(沟道迁移率、栅极阈值电压等)降低。
[0075]n
型源区4和p

型接触区5是通过离子注入而形成在p型外延层33的内部的扩散区。n

型源区4和p

型接触区5在半导体基板30的正面露出。在半导体基板30的正面露出是指在半导体基板30的正面与后述的源电极11接触。n

型源区4设置在比p

型接触区5更靠沟槽6侧的位置，且在沟槽6的侧壁与栅极绝缘膜7接触。也可以不设置p

型接触区5。在不设置p

型接触区5的情况下，p型基区3代替p

型接触区5到达半导体基板30的正面并露出。
[0076]
在沟槽6的内部中，在栅极绝缘膜7上，以埋入沟槽6的方式设置有栅电极8。栅极绝缘膜7例如是通过通常的hto(高温氧化)而沉积的氧化硅(sio2)膜。栅极绝缘膜7在沟槽6的内壁与n

型源区4、p型基区3以及n型电流扩散区23(在不设置n型电流扩散区23的情况下为n-型漂移区2)接触。在沟槽6的内部，隔着绝缘膜7设置有栅电极8。在图1中，仅图示了mosfet的一个单位单元(元件的构成单位)，但在半导体基板30相邻地配置有同一沟槽栅结构的多个单位单元。
[0077]
层间绝缘膜9设置于半导体基板30的正面的整个面，覆盖栅电极8。在层间绝缘膜9的接触孔露出n

型源区4和p

型接触区5(在不设置p

型接触区5的情况下为p型基区3)。源电极11在层间绝缘膜9的接触孔中与半导体基板30的正面欧姆接触而电连接有n

型源区4、p

型接触区5和p型基区3。在半导体基板30的背面的整个面设置有漏电极12。漏电极12与n

型漏区1(n

型起始基板31)接触，并与n

型漏区1电连接。
[0078]
对实施方式的碳化硅半导体装置10的动作进行说明。在针对源电极11向漏电极12施加了正电压(正向电压)的状态下，如果向栅电极8施加栅极阈值电压以上的电压，则在p型基区3的沿着沟槽6的侧壁的部分形成沟道(n型的反型层)。由此，电流从n

型漏区通过沟道向n

型源区4流动，导通sic-mosfet(碳化硅半导体装置10)。
[0079]
另一方面，在对源极-漏极间施加了正向电压的状态下，在对栅电极8施加了小于栅极阈值电压的电压时，通过反向偏置p

型区21、22以及p型基区3与n型电流扩散区23以及n-型漂移区2的pn结(主结)，从而不流通电流，sic-mosfet维持关断状态。另外，通过使耗尽层从该pn结向p

型区21、22扩展，从而缓和施加于沟槽6的底面的栅极绝缘膜7的电场。
[0080]
接下来，参照图1～3，对实施方式的碳化硅半导体装置10的制造方法进行说明。图2是将图3的步骤s3的处理后的状态的沟槽附近放大表示的截面图。图3是示出实施方式的半导体装置的制造方法的概要的流程图。首先，准备例如使用了4h-sic作为半导体材料的n

型起始基板(起始晶片)31。在对n

型起始基板31进行rca清洗后，使成为n-型漂移区2的n-型外延层32在n

型起始基板31的正面外延生长(堆积)(步骤s1：其一)。n-型外延层32的杂质浓度例如为1
×
10
16
/cm3左右。
[0081]
rca清洗是指进行sc-1清洗和sc-2清洗的湿式清洗。在sc-1清洗中，将半导体晶片浸渍在氢氧化铵(nh4oh)、氯化氢(hcl)和过氧化氢(h2o2)的混合水溶液中进行清洗。在sc-1清洗中，去除半导体晶片的表面(与混合水溶液的接触面)的有机物以及粒子。sc-2清洗在sc-1清洗后进行。在sc-2清洗中，使半导体晶片浸渍在氯化氢(hcl)以及过氧化氢(h2o2)的混合水溶液中进行清洗。在sc-2清洗中，去除半导体晶片的表面的金属离子污染物。在sc-1清洗与sc-2清洗之间，进行利用纯水(高纯度的水：h2o)的冲洗处理。
[0082]
接下来，通过光刻和p型杂质的离子注入，在n-型外延层32的表面区域，以彼此分离且交替反复配置的方式，分别选择性地形成p

型区21、p

型区22的下部(n

型漏区1侧的部分)。另外，通过光刻以及n型杂质的离子注入，在n-型外延层32的表面区域，在彼此相邻的p

型区21与p

型区22之间形成n型电流扩散区23的下部。n-型外延层32的比p

型区21、22以及n型电流扩散区23更靠n

型起始基板31侧的部分成为n-型漂移区2。
[0083]
接下来，进一步使n-型外延层32外延生长而增厚至预定厚度。(步骤s1：其二)。接下来，通过光刻以及p型杂质的离子注入，在n-型外延层32的厚度增加了的部分选择性地形成p

型区22的上部(n

型源区4侧的部分)。另外，通过光刻以及n型杂质的离子注入，在n-型外延层32的厚度增加了的部分形成n型电流扩散区23的上部。p

型区22的上部以及n型电流扩散区23的上部分别形成于沿深度方向与p

型区22的下部以及n型电流扩散区23的下部对置的位置，并分别与p

型区22的下部和n型电流扩散区23的下部连接。
[0084]
接下来，在n-型外延层32上，使成为p型基区3的p型外延层33外延生长(沉积)(步骤s1：其三)。通过到此为止的工序，制作(制造)在n

型起始基板31的正面上依次层叠有外延层32、33的半导体基板(半导体晶片)30。接下来，在不同的条件下反复进行光刻和离子注入，在p型外延层33的表面区域分别选择性地形成n

型源区4和p

型接触区5(步骤s2)。p型外延层33的比n

型源区4以及p

型接触区5更靠n-型外延层32侧的部分成为p型基区3。
[0085]
接下来，对通过离子注入而形成的所有的扩散区(p

型区21、22、n型电流扩散区23、n

型源区4以及p

型接触区5)进行用于杂质有源化的热处理。可以在每次通过离子注入而形成扩散区时都进行用于杂质有源化的热处理。接下来，如图2所示，在对半导体基板30进行rca清洗之后，通过光刻以及蚀刻(以下，称为沟槽蚀刻)，形成从半导体基板30的正面(p型外延层33的表面)沿深度方向贯通n

型源区4以及p型基区3而到达n型电流扩散区23的沟槽6(步骤s3：第一工序)。
[0086]
在步骤s3的沟槽蚀刻中，可以使用如下等离子蚀刻装置：将例如六氟化硫(sf6)气体、或四氟化碳(cf4)气体等氟化类气体、氧气(o2)等作为基材的材料气体高密度地等离子体化而与sic(半导体基板)发生化学反应而生成的挥发性的反应生成物向外部排出去除，从而进行蚀刻。也可以在等离子体蚀刻的材料气体中混合有氩(ar)气。在等离子体蚀刻中，通过使等离子体中的离子加速而与sic表面碰撞并与sic发生化学反应，从而进行沟槽蚀刻。在沟槽6的内壁表面产生材料气体中的氟(f)等的附着、蚀刻损伤30a。
[0087]
具体而言，在步骤s3的沟槽蚀刻时，在沟槽6的内壁表面露出的sic晶体(半导体基板30)，因离子碰撞而产生原子空位、晶格缺陷(晶格间原子)、悬空键(未结合键)以及杂质(除掺杂剂以外的杂质)缺陷等缺陷。另外，在沟槽6的内壁表面露出的sic晶体中，由于因等离子体中的电子和/或离子电流产生的传导电流而流通过大的电流，或者由于因离子碰撞产生的高能量的光子而切断sic晶体的原子间键，从而产生上述缺陷。由于这些等离子体蚀
刻所引起的缺陷，在沟槽6的内壁表面产生蚀刻损伤30a。在图2中，用粗虚线表示产生蚀刻损伤30a的部分。
[0088]
接下来，将半导体基板30投入到热处理炉中，在相同的热处理炉中按以下顺序连续进行热处理：在将一氧化氮(no)气体以例如5％以上且20％以下左右的比率混合到氮(n2)气中而成的混合气体气氛下的热处理(以下，设为no/n2退火：第一热处理)、氮气气氛下的热处理(以下，设为n2退火：第二热处理)(步骤s4：第二工序)。通过步骤s4的第一no退火，将沟槽6的内壁表面的产生了蚀刻损伤30a的部分(损伤层)氧化，使沟槽6的内壁表面附近的缺陷(晶体缺陷、悬空键)被氮(n)封端而减少，并且修复因由第一no退火的最高温度下的总处理时间产生的热损伤而紊乱了的半导体基板30的sic晶体结构。
[0089]
具体而言，通过第一no退火的no/n2退火，使沟槽6的内壁表面的损伤层氧化。另外，利用第一no退火的no/n2退火中使用的no气体中的氮使沟槽6的内壁表面附近的缺陷封端而减少。第一no退火的n2退火在与第一no退火的no/n2退火相同的热处理炉中与no/n2退火连续地进行。也就是说，在向热处理炉投入半导体基板30之后，在第一no退火的no/n2退火以及n2退火的处理之后，从热处理炉取出半导体基板30。通过第一no退火的n2退火，能够停止利用第一no退火的no/n2退火进行的沟槽6的内壁表面的氧化。另外，通过第一no退火的n2退火，能够修复因由第一no退火的最高温度中的总处理时间产生的热损伤而紊乱了的sic晶体结构。
[0090]
第一no退火的no/n2退火将处理温度设为例如1200℃以上且1350℃以下的范围内的温度，并将处理时间设为15分钟以上且60分钟以下左右的范围内。在将热处理炉的温度保持为第一no退火的no/n2退火的处理温度的状态下，将向热处理炉供给的气体切换为氮气(10％n2气体)，从而进行第一no退火的n2退火，第一no退火的n2退火将处理时间设为30分钟以上且75分钟以下左右的范围内。在第一no退火的总处理时间(＝no/n2退火的处理时间 n2退火的处理时间)中，将热处理炉的温度成为预定的最高温度的合计时间(第一no退火的预定的最高温度下的总处理时间)设为90分钟以上左右。
[0091]
第一no退火的no/n2退火的处理时间与n2退火的处理时间之间的比率根据在沟槽6的内壁表面产生的蚀刻损伤30a的深度(也就是说，步骤s3的沟槽蚀刻条件)而适当调整。因此，首先，根据损伤层的深度来设定第一no退火的no/n2退火的处理温度和处理时间，以使得产生了从沟槽6的内壁表面达到预定深度的蚀刻损伤30a的部分(损伤层)被完全氧化。基于该第一no退火的no/n2退火的处理时间，将第一no退火的n2退火的处理时间设定为，在第一no退火的预定的最高温度下的总处理时间为90分钟以上左右。
[0092]
在步骤s4的第一no退火的no/n2退火中，在将最高温度设定为上述预定的温度范围内的最低温度(1200℃左右)，将混合气体(no/n2气体)中的no气体比率设定为最低的比率(5％左右)，且将处理时间设定为最短的时间(15分钟左右)的情况下(最温和的条件)，sic表面(沟槽6的内壁表面)的氧化量(通过将sic表面氧化而形成在sic表面的氧化层的厚度)为3nm左右。另外，在步骤s4的第一no退火的no/n2退火中，在将最高温度设定为上述预定的温度范围内的最高的温度(1350℃左右)，将混合气体中的no气体比率设定为最高的比率(例如20％左右)，且将处理时间设定为最长时间(例如60分钟)的情况下(最恢复缺陷的条件)，sic表面的氧化量为20nm左右。
[0093]
因为越延长n2退火在步骤s4的第一no退火的总处理时间中所占的处理时间，越能
够减少昂贵的no气体的供给量，所以能够降低制造成本。另外，在步骤s4的第一no退火中，通过连续进行no/n2退火以及n2退火，能够调整no/n2退火的处理时间。因此，能够防止因用于第一no退火的混合气体气氛的材料气体即no气体而过度进行沟槽6的内壁表面的氧化，并且能够将第一no退火的预定的最高温度下的总处理时间确保为90分钟左右以上。
[0094]
另外，在以往的方法中，因为使热处理炉的温度从室温(例如25℃左右)升温至1500℃以上的高温后进行氢退火，所以氢退火的处理时间为数小时。另一方面，在本实施方式中，例如，在步骤s4的处理中，在将半导体基板30投入到保持为700℃左右的温度的热处理炉内之后，使热处理炉内的温度升温至第一no退火的no/n2退火的上述预定范围内的处理温度后，连续进行no/n2退火和n2退火。与以往的方法的氢退火相比，步骤s4的第一no退火的最高温度低，能够缩短步骤s4的第一no退火时的热处理炉内的升温时间和降温时间。
[0095]
在步骤s3的处理后且步骤s4的处理前，可以通过测定在沟槽6的内壁表面产生的蚀刻损伤30a的深度来计算第一no退火的no/n2退火的处理时间与n2退火的处理时间的比率。或者，也可以通过模拟等基于步骤s3的沟槽蚀刻条件预先获得在沟槽6的内壁表面产生的蚀刻损伤30a的深度，计算出第一no退火的no/n2退火的处理时间与n2退火的处理时间的比率。通过第一no退火，沟槽6的开口侧角部以及底面角部也可以被适度地倒圆角。
[0096]
通过步骤s4的第一no退火，沟槽6的内壁的表面以及表面区域各自的通过cl分析获得的sic的带端发光d1(参照图9)的发光强度i1为没有进行干蚀刻的sic表面以及表面区域各自的sic的带端发光a1(参照图5)的发光强度i1以上。另外，在沟槽6的内壁的表面以及表面区域的cl分析中，sic的长波长侧的带宽宽的发光d2的发光强度比率处于满足以下情况的状态：例如在将cl分析的电子的加速电压设为2kv时为小于35左右，或者在将cl分析的电子的加速电压设为5kv时为9以下左右，或者满足这两者。
[0097]
接下来，使热处理炉内的温度降温至例如室温，然后取出半导体基板30。接下来，例如通过使用了含氟的溶液的湿蚀刻去除通过步骤s4的处理将沟槽6的内壁表面的损伤层氧化而形成的氧化层(氧化硅(sio2)层)，从而露出沟槽6的内壁表面(步骤s5：第三工序)。通过步骤s5的湿蚀刻，在沟槽6的内壁表面露出没有损伤的干净的面。步骤s5的湿蚀刻仅去除氧化层，不会对sic表面的氮封端产生不良影响。步骤s5的湿蚀刻例如也可以使用以5％以上且10％以下左右的范围内的比率包含氟化氢(hf)的氢氟酸、缓冲氢氟酸(bhf：buffered hydrogen fluoride)，氟浓度越高，越能够缩短步骤s5的处理时间。
[0098]
接下来，沉积成为栅极绝缘膜7的sio2膜(hto膜)(步骤s6：第四工序)。与通过热氧化形成栅极绝缘膜7的情况相比，通过将栅极绝缘膜7设为hto膜，能够抑制在半导体基板30(沟槽6的内壁)与栅极绝缘膜7的接合界面(sic/sio2界面20)产生剩余碳(c)。接下来，在将一氧化氮气体以10％左右的比率与氮(n2)混合而得的混合气体气氛中进行例如30分钟的热处理(hto沉积后退火：post hto annealing)(以下称为第二no退火：第三热处理)(步骤s7：第五工序)。通过第二no退火进行栅极绝缘膜7的烧固，提高栅极绝缘膜7的膜密度。
[0099]
接下来，以埋入沟槽6的内部的方式在半导体基板30的正面沉积多晶硅(poly-si)层。然后，通过对该多晶硅层进行例如回蚀而使其仅残留在沟槽6的内部，从而形成栅电极8(步骤s8：第六工序)。接下来，在半导体基板30的正面上形成覆盖栅电极8的层间绝缘膜9。接下来，通过通常的方法，在半导体基板30的正面和背面分别形成成为源电极11和漏电极12的表面电极(步骤s9)。然后，通过切割(切断)半导体晶片(半导体基板30)而将其单片化
为一个一个的芯片状，从而完成图1所示的碳化硅半导体装置10。
[0100]
另外，在上述实施方式的碳化硅半导体装置10的制造方法中，可以在步骤s3的沟槽蚀刻后，且在步骤s5的湿蚀刻前，例如在常压下1500℃左右的温度的氩气(100％的ar气)气氛中进行例如30分钟左右的热处理。通过该100％的ar气气氛下的热处理，能够促进沟槽6的内壁的表面区域的sic晶体的重排和重结晶化。另外，因为在该热处理中使用100％的ar气气氛，所以半导体基板30的主表面和沟槽6的内部表面不被氧化。
[0101]
以上，如说明的那样，根据实施方式，在沟槽蚀刻后，且在形成栅极绝缘膜前，连续进行no/n2退火以及n2退火，从而将沟槽内壁的蚀刻损伤氧化，所述no/n2退火是在包含一氧化氮气体的气体气氛中的1200℃以上且1350℃以下的温度的退火，所述n2退火是保持了该no/n2退火的温度的氮气气氛下的退火。将在这些退火的总处理时间中达到预定的最高温度的合计时间设为90分钟以上。通过去除沟槽内壁的蚀刻损伤被氧化而成的氧化层，从而在沟槽内壁露出干净的面。
[0102]
根据实施方式，因为连续进行no/n2退火和n2退火来去除沟槽内壁的蚀刻损伤，所以不需要如现有方法那样使用昂贵的退火装置的高温的氢退火。因此，能够降低制造成本。另外，根据实施方式，因为no/n2退火和n2退火(第一no退火)的最高温度比利用现有方法为了去除沟槽内壁的蚀刻损伤而进行的氢退火的温度低，所以能够缩短第一no退火时的热处理炉内的升温时间和降温时间。由此，能够缩短制造时间。
[0103]
另外，根据实施方式，通过第一no退火，在沟槽的内壁的表面区域，去除蚀刻损伤，sic晶体的缺陷被氮封端而减少，sic晶体结构被修复。由此，沟槽的内壁的表面区域的通过cl分析获得的sic的带端发光的发光强度为没有进行干蚀刻的表面的通过cl分析获得的sic的带端发光的发光强度以上。由此，能够防止sic-mosfet的电特性(沟道迁移率、栅极阈值电压等)下降，与现有方法相比能够提高sic-mosfet的电特性。
[0104]
(实验例1)
[0105]
对因干蚀刻(相当于步骤s3的沟槽蚀刻：参照图3)导致的sic表面的蚀刻损伤30a(参照图2)进行了验证。图4是示出比较例1、比较例2、现有例和实施例的通过cl分析获得的sic的带端发光强度比率的图表。在图4中，以比较例1的sic的带端发光的发光强度i1为基准(＝1.0)，分别示出比较例2、现有例和实施例的sic的带端发光的发光强度i1相对于比较例1的sic的带端发光的发光强度i1的比率(带端发光强度比率)。
[0106]
图5～7分别是比较例1、比较例2以及现有例的通过cl分析获得的sic的发光强度分布。图8、9分别是比较例2以及实施例的通过cl分析获得的sic的发光强度分布。在图5～7中示出将电子束的加速电压设为5kv的cl分析结果。在图4、8、9中示出将电子束的加速电压设为2kv的cl分析结果。参照图8、9的sic的发光强度分布来计算图4的比较例2和实施例的sic的带端发光b11、d1的发光强度i1。
[0107]
作为实施例、比较例1、比较例2和现有例，准备在以m面为主表面的由sic构成的起始基板(以下，称为m面基板)的主表面上，分别以1
×
10
16
/cm3的杂质浓度以及5μm的厚度使n-型外延层外延生长而成的平板状的外延层(相当于图3的步骤s1(其一))。实施例、比较例1、比较例2及现有例都在外延基板的n-型外延层侧的主表面(m面)进行预定处理(比较例1中无处理)以及cl分析。
[0108]
具体而言，在实施例中，对外延基板的n-型外延层侧的主表面进行干蚀刻(相当于
图3的步骤s3的沟槽蚀刻)，将外延基板的厚度(n-型外延层的厚度)减薄预定厚度。在该外延基板的通过干蚀刻而露出的表面(m面)，按照上述实施方式的碳化硅半导体基板的制造方法进行了步骤s4的第一no退火和步骤s5的湿蚀刻。
[0109]
外延基板的n-型外延层侧的主表面的干蚀刻被设为使用氟类气体与氧气的混合气体的等离子体蚀刻。作为氟类气体与氧气的混合气体，使用sf6气体与o2气体的混合气体(sf6/o2气体)、cf4气体与o2气体的混合气体(cf4/o2气体)、sf6气体与o2气与氩(ar)气的混合气体(sf6/o2/ar气体)、或cf4气体与o2气与ar气的混合气体(cf4/o2/ar气体)。
[0110]
步骤s4的第一no退火是在将no气体以10％的比率与n2气体混合而成的混合气体(10％no/n2气体)气氛中，在1300℃的温度(第一no退火的最高温度)进行了no/n2退火后，在维持no/n2退火时的温度(1300℃)的状态下，向热处理炉内导入氮气而切换为氮气(100％的n2气)气氛，进行60分钟的n2退火。步骤s5的湿蚀刻使用了含有5％的比率的hf的氢氟酸(干蚀刻 no/n2、n2连续热处理 去除氧化层)。
[0111]
然后，对实施例分别进行将电子束的加速电压设为2kv以及5kv的cl分析，获得外延基板的n-型外延层侧的主表面(sic表面)的sic的发光强度分布。相比于通过将电子束的加速电压设为5kv的cl分析获得的sic的发光强度分布，通过将电子束的加速电压设为2kv的cl分析获得的sic的发光强度分布是距外延基板的n-型外延层侧的主表面更浅的部分(更接近sic表面的部分)的sic的发光强度分布。
[0112]
比较例1与实施例的不同点在于，不进行干蚀刻以后的工序(没有干蚀刻)。也就是说，比较例1仅仅是在m面基板上使n-型外延层外延生长的样品。比较例2与实施例的不同点在于，不进行步骤s4的处理以及步骤s5的处理(仅进行干蚀刻)。也就是说，比较例2仅仅是在与实施例相同的条件下使外延基板的n-型外延层侧的主表面进行了干蚀刻而得的样品。
[0113]
现有例与实施例的不同点在于，按顺序进行以下步骤以代替步骤s4的处理以及步骤s5的处理：通过在氧气气氛中以1150℃的温度进行60分钟的热处理而使外延基板的n-型外延层侧的主表面(m面)牺牲氧化、通过氢氟酸去除因牺牲氧化形成的氧化层(干蚀刻 牺牲氧化 去除氧化层)。对于这些比较例1、比较例2以及现有例而言，与实施例同样地，在外延基板的n-型外延层侧的主表面获得通过cl分析获得的sic的发光强度分布。
[0114]
将比较例1、比较例2以及现有例的通过将电子束的加速电压设为5kv的cl分析获得的sic的发光强度分布示于图5～7。将比较例2以及实施例的通过将电子束的加速电压设为2kv的cl分析获得的sic的发光强度分布示于图8、9。省略了比较例1以及现有例的通过将电子束的加速电压设为2kv的cl分析获得的sic的发光强度分布和现有例的通过将电子束的加速电压设为5kv的cl分析获得的sic的发光强度分布的图示。在这些所有的sic的发光强度分布的波长390nm附近观测到带间跃迁发光(带端发光)的峰(山)。
[0115]
另外，在实施例、比较例1、比较例2和现有例的sic的发光强度分布中，在比带端发光的峰更靠长波长侧观察到带宽比带端发光宽的发光的峰。sic的带端发光的发光强度i1越弱，缺陷(成为非发光中心的缺陷)越多。因此，能够根据sic的带端发光的发光强度i1来确认工艺损伤的大小。sic的长波长侧的带宽宽的发光是因在n-型外延层中发生的点缺陷而引起的发光。利用后述的实验例2对sic的长波长侧的带宽宽的发光进行验证。
[0116]
在各实施例、比较例1、比较例2以及现有例中，根据通过将电子束的加速电压设为2kv以及5kv的cl分析获得的sic的发光强度分布分别计算出sic的带端发光(观测波长
390nm附近的自由激子发光)的发光强度i1。参照例如图5对sic的带端发光的发光强度i1的计算方法进行说明。在sic的发光强度分布中增加将sic的带端发光a1的谷(带端发光a1的1波长的左右端的向下凸的顶点部)彼此连结的辅助线l1和通过sic的带端发光a1的峰的顶点(表示带端发光a1的1波长的最大强度的向上凸的顶点)的垂直的辅助线l2。
[0117]
从这些辅助线l1、l2彼此的交点到sic的带端发光a1的峰的顶点的振幅为sic的带端发光a1的发光强度i1。例如，通过将图5所示的比较例1的电子束的加速电压设为5kv的cl分析获得的sic的带端发光a1的发光强度i1约为29。图6所示的比较例2的通过将电子束的加速电压设为5kv的cl分析获得的sic的带端发光b1的发光强度i1约为6。图7所示的现有例的通过将电子束的加速电压设为5kv的cl分析获得的sic的带端发光c1的发光强度i1约为11。
[0118]
分别计算出实施例、比较例2以及现有例的sic的带端发光的发光强度i1相对于比较例1的sic的带端发光的发光强度i1的比率。将实施例、比较例1、比较例2以及现有例的通过将电子束的加速电压设为2kv的cl分析获得的sic的带端发光强度比率示于图4。因为比较例1在m面基板上仅仅使n-型外延层外延生长而没有实施任何工艺，所以比较例1的sic的带端发光的发光强度i1是没有工艺损伤时的数值。
[0119]
实施例的sic的带端发光强度比率是实施例的sic的带端发光d1的发光强度i1除以比较例1的sic的带端发光的发光强度i1而得的。比较例2的sic的带端发光强度比率是比较例2的sic的带端发光b11的发光强度i1除以比较例1的sic的带端发光的发光强度i1而得的。现有例的sic的带端发光强度比率是现有例的sic的带端发光的发光强度i1除以比较例1的sic的带端发光的发光强度i1而得的。
[0120]
根据图4所示的结果，确认了在比较例2中，sic的带端发光b11的发光强度i1为比较例1的sic的带端发光的发光强度i1的约1/5倍，与比较例1相比，sic的带端发光b11的发光强度i1变弱。在比较例2中，通过干蚀刻在sic表面(外延基板的n-型外延层侧的主表面)生成蚀刻损伤(工艺损伤)，与进行干蚀刻前(相当于比较例1)相比，缺陷(成为非发光中心的缺陷)增加。
[0121]
另外，根据图4所示的结果，确认了在现有例中，sic的带端发光的发光强度i1为比较例1的sic的带端发光的发光强度i1的约2/5倍，与比较例2相比，sic的带端发光的发光强度i1稍强。可知在现有例中，通过牺牲氧化，恢复了因干蚀刻引起的sic表面的损伤(成为非发光中心的缺陷)，但其恢复量很少。
[0122]
另一方面，根据图4所示的结果，确认了在实施例中，sic的带端发光d1的发光强度i1为比较例1的sic的带端发光的发光强度i1的约1.35倍。可知通过步骤s4、s5的处理，与不进行干蚀刻的情况(比较例1)相比，能够减少sic表面的损伤。另外，在实施例中，确认了sic的带端发光的发光强度i1比比较例2以及现有例的sic的带端发光的发光强度强。可知通过步骤s4、s5的处理，与干蚀刻后(比较例2)或现有方法(牺牲氧化)相比，能够使sic表面的损伤恢复。
[0123]
在图4中示出将电子束的加速电压设为2kv的cl分析结果，省略将电子束的加速电压设为5kv的cl分析结果的图示，但在将电子束的加速电压设为5kv的cl分析中，也能够得到示出与图4相同的倾向的结果。
[0124]
另外，确认了图8所示的比较例2的通过将电子束的加速电压设为2kv的cl分析获
得的sic的带端发光b11的发光强度i1比图6所示的比较例2的通过将电子束的加速电压设为5kv的cl分析获得的sic的带端发光b1的发光强度i1弱非常多。在图8中省略了发光强度的符号i1的图示，但通过与图5～7、9的sic的带端发光a1、b1、c1、d1相同的方法计算出发光强度i1。
[0125]
在将电子束的加速电压设为2kv的情况下，与将电子束的加速电压设为5kv的情况相比，对距sic表面更浅的部分进行分析。根据图6、8所示的结果，确认了因干蚀刻引起的损伤集中于sic表面附近的比较浅的部分。因此，可知如果使sic表面附近的比较浅的部分的损伤恢复，则能够改善sic-mosfet的电特性。
[0126]
图9所示的实施例的通过将电子束的加速电压设为2kv的cl分析获得的sic的带端发光d1的发光强度i1明显比图8所示的比较例2的通过将电子束的加速电压设为2kv的cl分析获得的sic的带端发光b11的发光强度i1强。因此，可知通过步骤s4、s5的处理，能够使因干蚀刻引起的sic表面附近的比较浅的部分的损伤大幅恢复。
[0127]
因此，如实施例所示，通过在sic表面(外延基板的n-型外延层侧的主表面)进行步骤s4、s5的处理，从而能够在半导体基板30与栅极绝缘膜7的界面(sic/sio2界面20：参照图1)不残留损伤的情况下在半导体基板30(沟槽6的内壁表面)上形成栅极绝缘膜7。
[0128]
sic的发光强度分布的长波长侧的带宽宽的发光的谷(长波长侧的带宽宽的发光的1波长的右端的向下凸的顶点部：图5～9的符号a3、b3、c3、b13、d3)是周期性的强度变化，是由分析装置引起的。
[0129]
(实验例2)
[0130]
对sic的发光强度分布的长波长侧的带宽宽的发光进行了验证。sic的长波长侧的带宽宽的发光(在图5～9中相当于符号a2、b2、c2、b12、d2)是在sic的发光强度分布中比带端发光(观测波长390nm附近，在图5～9中相当于符号a1、b1、c1、b11、d1)的峰更靠长波长侧的位置产生的带宽比带端发光d1更宽的峰。长波长侧的带宽宽的发光不是因干蚀刻导致的蚀刻损伤所引起的发光，而是因n-型外延层中的点缺陷引起的发光。
[0131]
长波长侧的带宽宽的发光的发光强度i2(参照图5～9)越强，在n-型外延层中存在越多的点缺陷。如果长波长侧的带宽宽的发光的发光强度i2变弱，则在n-型外延层中点缺陷变少，有助于提高器件的品质。sic的长波长侧的带宽宽的发光的发光强度i2是从发光强度＝0开始到sic的长波长侧的带宽宽的发光的峰值的顶点(表示长波长侧的带宽宽的发光的1波长的最大强度的向上凸的顶点)为止的振幅。
[0132]
因此，优选sic的带端发光的发光强度i1强，且长波长侧的带宽宽的发光的发光强度i2弱。例如，如果sic的长波长侧的带宽宽的发光的发光强度i2相对于sic的带端发光的发光强度i1的比率(发光强度比率＝长波长侧的带宽宽的发光的发光强度i2/带端发光的发光强度i1)小，则可以说因干蚀刻等引起的工艺损伤少，并且在n-型外延层中点缺陷少。将比较例1、比较例2、现有例以及实施例的sic的长波长侧的带宽宽的发光的发光强度比率示于图10。
[0133]
图10是示出实施例的sic的长波长侧的带宽宽的发光的发光强度比率的图表。在图10中还示出比较例1、比较例2和现有例的sic的长波长侧的带宽宽的发光的发光强度比率。在图10中，比较例2以及实施例的通过将电子束的加速电压设为2kv的cl分析获得的sic的长波长侧的带宽宽的发光的发光强度比率分别参照图8、9。比较例1、比较例2以及现有例
的通过将电子束的加速电压设为5kv的cl分析获得的sic的长波长侧的带宽宽的发光的发光强度比率分别参照图5～7。
[0134]
根据图10所示的结果，确认了上述实施例的sic的长波长侧的带宽宽的发光的发光强度比率比上述比较例1、比较例2以及现有例的sic的长波长侧的带宽宽的发光的发光强度比率小。因此，如实施例那样，通过在sic表面(外延基板的n-型外延层的主表面)进行步骤s4、s5的处理，能够减少因干蚀刻引起的蚀刻损伤，并且能够减少n-型外延层中的点缺陷。
[0135]
例如，现有例的sic的长波长侧的带宽宽的发光的发光强度比率在sic表面附近(将cl分析的电子束的加速电压设为2kv的情况)的比较浅的部分约为35，在距sic表面深的部分(将cl分析的电子束的加速电压设为5kv的情况)约为9.1。另一方面，在实施例中，确认了sic的长波长侧的带宽宽的发光的发光强度比率在sic表面附近的比较浅的部分为约17，在距sic表面深的部分为约7.5，能够比现有例的sic的长波长侧的带宽宽的发光的发光强度比率小。即，确认了在本实施方式中，能够使sic的长波长侧的带宽宽的发光的发光强度比率在sic表面附近的比较浅的部分为小于35左右，在距sic表面深的部分为9以下左右。
[0136]
另外，如上所述，cl分析的电子束的加速电压越高，越能够获得包含距sic表面深的部分的信息的发光强度分布，在sic表面附近的比较浅的部分，因干蚀刻导致的蚀刻损伤大，距sic表面越深，则因干蚀刻导致的蚀刻损伤越小(参照图6、8)。如现有例那样，在利用牺牲氧化去除sic表面的损伤的情况下，直到距sic表面深的部分为止都产生损伤(参照图7)。另外，在牺牲氧化中sic表面发生氧化。另外，在牺牲氧化中，sic表面的悬空键未被氮封端。因此，在现有例中，sic表面的损伤的恢复量小。另一方面，在实施例中，确认了在距sic表面深的部分未产生损伤。
[0137]
(实验例3)
[0138]
对实施方式的碳化硅半导体装置10的沟道迁移率和栅极阈值电压进行了验证。图11是示出实施例的电特性(沟道迁移率和栅极阈值电压)的图表。在图11中示出比较例2以及现有例的电特性。按照上述实施方式的碳化硅半导体装置10的制造方法(参照图3)，并且在上述实施例的条件下进行步骤s3的沟槽蚀刻、步骤s4的第一no退火以及步骤s5的湿蚀刻，从而制作出沟槽栅型sic-mosfet(以下，称为实施例)。
[0139]
另外，在上述实施方式的碳化硅半导体装置10的制造方法中，省略步骤s4的处理以及步骤s5的处理(即，在上述比较例2的条件下仅进行步骤s3)，制作出沟槽栅型sic-mosfet(以下，称为比较例2)。代替步骤s4的处理以及步骤s5的处理，进行牺牲氧化以及去除因牺牲氧化产生的氧化层(即，在上述现有例的条件下恢复损伤)，从而制作出沟槽栅型sic-mosfet(以下，称为现有例)。
[0140]
将测定这些比较例2、现有例和实施例的沟道迁移率以及栅极阈值电压而得的结果示于图11。根据图11所示的结果，确认了与比较例2以及现有例相比，实施例能够提高沟道迁移率。例如，实施例能够使沟道迁移率比现有例高22％左右。另外，确认了在sic表面附近残留的损伤越多(参照图4)，沟道迁移率越低。
[0141]
因此，确认了沟槽6的内壁表面的蚀刻损伤30a对sic-mosfet的电特性产生不良影响。另外，如实施例那样，确认了通过将在步骤s3的沟槽蚀刻中产生的沟槽6的内壁表面的蚀刻损伤30a控制、恢复到适当的范围内，从而能够改善sic-mosfet的电特性。
[0142]
在上述实验例1、2中，虽然将电子束照射到外延基板的主表面(m面)而进行cl分析，但不限于此，也可以对从外延基板的主表面起到达预定深度的沟槽的侧壁照射电子束而进行cl分析。
[0143]
以上，本发明不限于上述实施方式，能够在不脱离本发明的主旨的范围内进行各种变更。例如，本发明能够适用于可采用沟槽栅结构的纵型igbt(insulated gate bipolar transistor：绝缘栅双极型晶体管)、纵型sj-mosfet来代替纵型mosfet。sj-mosfet是指，将漂移层配置为作为并列pn层的超结(sj：superjunction)结构的mosfet，所述并列pn层是将提高了杂质浓度的n型区和p型区沿与半导体基板的正面平行的方向交替反复地相邻配置而成的。
[0144]
产业上的可利用性
[0145]
如上所述，本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法对于在电力转换装置、各种产业用机械等的电源装置等中使用的功率半导体装置是有用的。