静电放电防护电路的制作方法

1.本发明涉及一种静电放电防护电路，尤其涉及一种可提升静电放电晶体管的导通效率的静电放电防护电路。


背景技术：

2.在现有常识中，为确保集成电路不受到静电放电现象而发生破坏，常在集成电路中加入静电放电防护电路，以提供静电放电电流的宣泄路径，并防止电路组件遭到破坏。在电源轨线间，现有技术常设置电源箝制(power clamp)电路以作为静电放电防护电路。
3.为了有效达到静电放电防护的效果，如何有效的提升静电放电晶体管的导通效率是很重要的课题。现有技术常通过设置复杂的触发电路，并利用触发电路来因应静电放电现象的发生来使静电放电晶体管被导通。这种做法中，由于触发电路需要占去多余的布局面积，而导致电路面积的增加。
4.因此，如何在有限的布局区域中，有效提升静电放电晶体管的导通效率，是本领域设计人员的重要课题。


技术实现要素：

5.本发明是针对一种静电放电防护电路，在有限的布局面积下，可提升静电放电晶体管的导通效率。
6.根据本发明的实施例，静电放电防护电路包括第一电阻、第一晶体管、第二电阻以及第二晶体管。第一电阻具有第一端耦接至第一电源轨线。第一晶体管具有第一端耦接至第一电源轨线，第一晶体管的控制端耦接至第一电阻的第二端。第二电阻耦接在第一晶体管的第二端与第二电源轨线间。第二晶体管具有第一端耦接至第一电源轨线，第二晶体管的控制端耦接至第一晶体管的第二端，第二晶体管的第二端耦接至第二电源轨线。
7.在根据本发明的实施例的静电放电防护电路中，通过第一电阻的推迟效应来导通第一晶体管，并通过第一晶体管宣泄的静电放电电流，配合第二电阻以导通第二晶体管。如此一来，作为静电放电晶体管的第二晶体管可以有效的被导通。在搭配第一晶体管的条件下，静电放电防护电路的效能可以有效被提升。
附图说明
8.包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
9.图1为本发明一实施例的静电放电防护电路的示意图；
10.图2为本发明另一实施例的静电放电防护电路的示意图；
11.图3以及图4分别为本发明图1实施例的静电放电防护电路100在静电放电现象中的节点电压波形以及节点电流波形；
12.图5为本发明实施例的静电放电防护电路的布局区域的配置示意图。
13.附图标号说明
14.100、200：静电放电防护电路；
15.esdp：静电放电脉波；
16.i1～i3：曲线；
17.mp、mn：晶体管；
18.n01、n02：节点；
19.pwl1、pwl2：电源轨线；
20.rp、rn：电阻；
21.t1、t2：时间点；
22.v(n01)、v(n02)、vgsm：电压；
23.vdd：操作电源；
24.vss：接地电源。
具体实施方式
25.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
26.请参照图1，静电放电防护电路100包括电阻rp、rn以及晶体管mp以及mn。在本实施例中，电阻rp、rn以及晶体管mp构成触发电路，晶体管mn则作为静电放电的主要组件。电阻rp的第一端耦接至电源轨线pwl1，电阻rp的第二端耦接至节点n02并耦接至晶体管mp的控制端。晶体管mp的第一端耦接至电源轨线pwl1，晶体管mp的第二端耦接至节点n01并耦接至电阻rn的第一端。电阻rn耦接在晶体管mp的第二端以及电源轨线pwl2间。
27.另一方面，晶体管mn的第一端耦接至电源轨线pwl1，晶体管mn的第二端耦接至电源轨线pwl2，晶体管mn的控制端则耦接至节点n01。
28.在本实施例中，电源轨线pwl1用以接收操作电源vdd，电源轨线pwl2则用以接收接地电源vss。另一方面，晶体管mp为p型晶体管，且晶体管mn可以为n型晶体管。
29.在正常工作模式(非静电放电模式)下，当静电放电防护电路100所属的集成电路被正常供应操作电源vdd时，晶体管mp以及mn都会是被截止的状态。此时的静电放电防护电路100维持关闭，并不影响集成电路的正常运作。另外，在静电放电模式中，当静电放电现象发生在电源轨线pwl1时(此时电源轨线pwl2接收接地电源vss)，电源轨线pwl1被施加一快速上升的正脉波。此时，电阻rp可用以推迟晶体管mp的控制端(节点n02)上的电压上升的速度，使晶体管mp的第一端以及控制端间具有一电压差，并使晶体管mp被导通。在此同时，被导通的晶体管mp可以宣泄静电放电现象所产生的部分的第一静电放电电流。
30.晶体管mp所宣泄的第一静电放电电流可以流通过电阻rn。电阻rn则可依据第一静电放电电流以提升节点n01上的电压，并使节点n01以及电源轨线pwl2间产生一电压差。这个电压差被施加在晶体管mn的控制端以及第二端间，并使晶体管mn被导通。
31.被导通的晶体管mn可在电源轨线pwl1以及pwl2间形成一电流宣泄路径，并用以宣泄静电放电现象所产生的部分的另一部分的第二静电放电电流。
32.在本实施例中，晶体管mn的通道宽长比可大于晶体管mp的通道宽长比，而第一静电放电电流小于第二静电放电电流。
33.附带一提的，本实施例中，晶体管mn的通道宽长比可以约为晶体管mp的8倍，电阻rn可以为数十奥姆，电阻rp可以为数百k奥姆。当然，上述的数值只是参考用的数值，设计人员可以依据实际的情况进行晶体管mn、晶体管mp、电阻rp、电阻rn的电性参数的调整动作，没有一定的限制。
34.本实施例的静电放电防护电路100在静电放电现象发生时，可通过先导通晶体管mp以宣泄部分的静电放电电流，并对应静电放电电流以提升节点n01的电压来达到快速导通晶体管mn的效果，并完成静电放电电流的宣泄动作。本实施例的静电放电防护电路100的导通效率明显的被提升，同时可提升静电放电防护的效果。
35.请参照图2，静电放电防护电路200包括电阻rp、rn以及晶体管mn以及mp。在本实施例中，电阻rp、rn以及晶体管mn构成触发电路，晶体管mp则作为静电放电的主要组件。电阻rn的第一端耦接至电源轨线pwl1，电阻rn的第二端耦接至节点n02并耦接至晶体管mn的控制端。晶体管mp的第一端耦接至电源轨线pwl1，此外，晶体管mn的第二端耦接至节点n01并耦接至电阻rp的第一端。电阻rp耦接在晶体管mn的第二端以及电源轨线pwl2间。
36.在另一方面，晶体管mp的第一端耦接至电源轨线pwl1，晶体管mp的第二端耦接至电源轨线pwl2，晶体管mp的控制端则耦接至节点n01。
37.在本实施例中，电源轨线pwl1用以接收接地电源vss，电源轨线pwl2则用以接收操作电源vdd。在另一方面，晶体管mn为n型晶体管，且晶体管mp可以为p型晶体管。
38.在正常工作模式(非静电放电模式)下，当静电放电防护电路200所属的集成电路被正常供应操作电源vdd时，晶体管mp以及mn都会是被截止的状态。此时的静电放电防护电路200维持关闭，并不影响集成电路的正常运作。另外，在静电放电模式中，当静电放电现象发生在电源轨线pwl1时(此时电源轨线pwl2接收接地电源vss)，电源轨线pwl1被施加一快速上升的正脉波。此时，电阻rn可用以推迟晶体管mn的控制端(节点n02)上的电压上升的速度，使晶体管mn的第一端以及控制端间具有一电压差，并使晶体管mn被导通。在此同时，被导通的晶体管mn可以宣泄静电放电现象所产生的部分的第一静电放电电流。
39.晶体管mn所宣泄的第一静电放电电流可以流通过电阻rp。电阻rp则可依据第一静电放电电流以在节点n01以及电源轨线pwl2间产生一电压差。这个电压差可以使晶体管mp的控制端的电压下降，并使晶体管mp被导通。
40.被导通的晶体管mp可在电源轨线pwl1以及pwl2间形成一电流宣泄路径，并用以宣泄静电放电现象所产生的部分的另一部分的第二静电放电电流。
41.在本实施例中，晶体管mp的通道宽长比可大于晶体管mn的通道宽长比，而第一静电放电电流小于第二静电放电电流。
42.与图1的实施例相类似的，本实施例的静电放电防护电路200在静电放电现象发生时，可先导通晶体管mn以进行部分的静电放电电流的宣泄动作。接着，对应部分的静电放电电流，晶体管mp可快速的被导通，并完成全部的静电放电电流的宣泄动作。静电放电防护电路200的动作效率有效被提升，并可有效提升静电放电的防护层级。
43.接着请同时参照图1、图3以及图4，在图3中，静电放电脉波esdp被施加在电源轨线pwl1上，并在时间点t1，节点n02的电压v(n02)随着静电放电脉波esdp开始上升。基于电阻rp的作用，节点n02的电压v(n02)的上升速度缓于静电放电脉波esdp的上升速度。据此，晶体管mp的控制端(节点n02)以及第一端(电源轨线pwl1)间可具有一负的电压差，并使晶体
管mp被导通。
44.被导通的晶体管mp可提供电流宣泄路径，并使静电放电电流流通过电阻rn，且使节点n01上的电压v(n01)上升。晶体管mn可依据快速上升的节点n01上的电压v(n01)而在时间点t1被导通，并进行静电放电电流的宣泄动作。随着晶体管mn的静电放电电流的宣泄动作，流通电阻rn的电流减小，节点n01上的电压v(n01)随之下降，并在时间点t2下降至小于晶体管mn的临界电压(例如等于0.32伏特)。
45.在图3中，在时间点t1后，节点n01上的电压v(n01)可快速上升至电压vgsm，此时电源轨线pwl1上的电压(等于静电放电脉波esdp的峰值电压)与电压vgsm的电压差保持可以使晶体管mp维持导通的状态。在本实施中，电压vgsm约等于7.1伏特。
46.值得一提的，在图3的实施例中，晶体管mn在时间点t1至t2维持被导通的状态。也就是说，晶体管mn约维持被导通数十个奈秒(ns)。
47.在图4中，曲线i1表示电源轨线pwl1上的电流；曲线i2表示通过晶体管mp的电流；曲线i3则表示通过晶体管mn的电流。在时间点t1，基于晶体管mp被导通，曲线i2被拉高。对应被拉高的曲线i2，晶体管mn被导通，并使曲线i1、i3同步快速的被拉高。随着静电放电脉波esp能量的削减，曲线i1、i3同步下降。并在时间点t2，对应晶体管mn被截止，曲线i1、i3可趋近于0安培。
48.值得一提的，在本发明实施例中，(以图1实施例为范例)基于晶体管mn以及mp的尺寸为一大一小，电阻rp以及rn的尺寸为一大一小，因此在布局时，可如图5为的本发明实施例的静电放电防护电路的布局区域的配置示意图，来选择使晶体管mn以及电阻rn设置在同一行，并使晶体管mp以及电阻rp设置在相同的另一行。如此，可有效降低布局所需的面积。
49.根据上述，本发明的静电放电防护电路利用一晶体管以及二电阻来形成触发电路，并在静电放电现象发生时，通过触发电路的作用来导通静电放电晶体管。如此一来，静电放电晶体管可以因应静电放电现象快速的被导通，有效提升集成电路的静电放电防护的等级。
50.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。