具有四个数据线偏置电平的存储器装置的制作方法

1.本公开大体上涉及存储器，且特定来说在一或多个实施例中，本公开涉及使用四个数据线偏置电平在存储器装置内的编程操作。


背景技术：

2.存储器(例如，存储器装置)通常在计算机或其它电子装置中提供为内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(random-access memory；ram)、只读存储器(read only memory；rom)、动态随机存取存储器(dynamic random access memory；dram)、同步动态随机存取存储器(synchronous dynamic random access memory；sdram)和快闪存储器。
3.快闪存储器已发展成用于广泛范围的电子应用的受欢迎的非易失性存储器源。快闪存储器通常使用支持高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷阱)或其它物理现象(例如，相变或极化)进行编程，存储器单元的阈值电压(vt)改变决定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的用途在持续扩大。
4.nand快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于nand快闪存储器的存储器单元阵列布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常称为nand串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的超过一个选择栅极的变型是已知的。
5.在对存储器进行编程中，存储器单元可大体编程为通常称为单电平单元(slc)或多电平单元(mlc)的存储器单元。slc可使用单个存储器单元来表示一个数字(例如，一位)数据。举例来说，在slc中，2.5v的vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5v的vt可指示经擦除单元(例如，表示逻辑1)。举例来说，slc中的经擦除状态可由小于或等于0v的任何阈值电压表示，而经编程数据状态可由大于0v的任何阈值电压表示。
6.mlc使用多于两个的vt范围，其中每个vt范围指示不同数据状态。如通常已知，例如死区(dead space)的裕量(例如，某一伏数)可分开相邻vt范围，例如，以促进数据状态之间的区分。多电平单元可通过将位模式指派到特定vt范围来利用传统非易失性存储器单元的模拟性质。虽然mlc通常使用存储器单元来表示二进制数的数据状态(例如，4、8、16、
…
)中的一个数据状态，但操作为mlc的存储器单元可用于表示非二进制数的数据状态。举例来说，在mlc使用三个vt范围的情况下，两个存储器单元可用于共同地表示八个数据状态中的一个数据状态。
7.在对mlc存储器进行编程中，通常使用超过一个遍次来编程数据值，例如，在每一遍次中编程一或多个数字。举例来说，在四电平mlc(通常简单地称为mlc)中，可在第一遍次中将通常称作下部页(lower page，lp)数据的例如最低有效位(lsb)的第一数字编程到存储器单元，由此产生两个(例如，第一和第二)阈值电压范围。随后，可在第二遍次中将通常称作上部页(upper page，up)数据的例如最高有效位(msb)的第二数字编程到存储器单元，通常将在第一阈值电压范围中的那些存储器单元的某一部分移动到第三阈值电压范围中，且将在第二阈值电压范围中的那些存储器单元的某一部分移动到第四阈值电压范围中。类似地，八电平mlc(通常称作tlc)可表示包含以下的三个位的位模式：第一数字，例如，最低有效位(lsb)或下部页(lp)数据；第二数字，例如，上部页(up)数据；以及第三数字，例如，最高有效位(msb)或额外页(extra page，xp)数据。在对tlc进行操作时，可在第一遍次中将lp数据编程到存储器单元，从而产生两个阈值电压范围，继而在第二遍次中将up数据和xp数据编程到存储器单元，从而产生八个阈值电压范围。类似地，十六电平mlc(通常称作qlc)可表示四个位的位模式，且32电平mlc(通常称作plc)可表示五个位的位模式。
8.可称为读取窗口宽度的读取窗口指代在特定位错误率(ber)下的邻近vt分布之间的距离(例如，以电压计)。读取窗口预算(rwb)可指代用于一组经编程单元(例如，单元的一或多个页)的读取窗口的累积值。举例来说，经配置以每单元存储三个数据位的tlc存储器单元可经编程为八不同vt分布中的一个，每一个分布对应于相应数据状态。在此实例中，rwb可为所述八个vt分布之间的七个读取窗口的累积值(例如，以电压计)。


技术实现要素：

9.本公开的一方面提供一种存储器装置，其包括：第一锁存器，其用以存储第一数据位；第二锁存器，其用以存储第二数据位；数据线，其选择性地连接到所述第一锁存器、所述第二锁存器和串联连接的存储器单元串；以及控制器，其经配置以在所述串联连接的存储器单元串的连接到选定存取线的选定存储器单元的编程操作期间偏置所述数据线，其中所述控制器进一步经配置以：在所述第一数据位等于0且所述第二数据位等于0的情况下，将所述数据线偏置到第一电压电平；在所述第一数据位等于1且所述第二数据位等于0的情况下，将所述数据线偏置到第二电压电平；在所述第一数据位等于0且所述第二数据位等于1的情况下，将所述数据线偏置到第三电压电平；以及在所述第一数据位等于1且所述第二数据位等于1的情况下，将所述数据线偏置到第四电压电平。
10.本公开的另一方面提供一种存储器装置，其包括：第一锁存器，其用以存储第一数据位；第二锁存器，其用以存储第二数据位；第一节点，其经配置以接收第一电压电平和大于所述第一电压电平的第三电压电平中的选定一个；第二节点，其经配置以接收大于所述第三电压电平的第二电压电平；数据线，其选择性地连接到所述第一锁存器、所述第二锁存器和串联连接的存储器单元串；第一开关，其选择性地连接于所述第一节点与所述数据线之间；第二开关，其选择性地连接于所述第二节点与所述数据线之间；以及控制器，其经配置以在所述串联连接的存储器单元串的连接到选定存取线的选定存储器单元的编程操作期间偏置所述数据线，其中所述控制器进一步经配置以：在所述第一数据位等于0且所述第二数据位等于0的情况下，将所述第一电压电平施加到所述第一节点，接通所述第一开关，且断开所述第二开关以将所述数据线偏置到所述第一电压电平；在所述第一数据位等于1
且所述第二数据位等于0的情况下，断开所述第一开关且接通所述第二开关以将所述数据线偏置到所述第二电压电平；在所述第一数据位等于0且所述第二数据位等于1的情况下，将所述第三电压电平施加到所述第一节点，接通所述第一开关，且断开所述第二开关以将所述数据线偏置到所述第三电压电平；以及在所述第一数据位等于1且所述第二数据位等于1的情况下，断开所述第一开关且断开所述第二开关以将所述数据线偏置到所述第一电压电平与所述第三电压电平之间的第四电压电平。
11.本公开的另一方面提供一种存储器装置，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个数据线，其中所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串选择性地电连接到所述多个数据线中的相应数据线；多个存取线，所述多个存取线中的每一存取线连接到所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串的相应存储器单元的控制栅极；页缓冲器，其连接到所述多个数据线，其中针对所述多个数据线中的每一数据线，所述页缓冲器包括：相应第一锁存器，其用以存储相应第一数据位；相应第二锁存器，其用以存储相应第二数据位；以及控制器，其经配置以在连接到所述多个存取线中的选定存取线的相应存储器单元的编程操作期间偏置所述多个数据线中的每一数据线，其中所述控制器针对所述多个数据线中的每一数据线进一步经配置以：在所述相应第一数据位等于0且所述相应第二数据位等于0的情况下，将所述相应数据线偏置到第一电压电平；在所述相应第一数据位等于1且所述相应第二数据位等于0的情况下，将所述相应数据线偏置到第二电压电平；在所述相应第一数据位等于0且所述相应第二数据位等于1的情况下，将所述相应数据线偏置到第三电压电平；以及在所述相应第一数据位等于1且所述相应第二数据位等于1的情况下，将所述相应数据线偏置到第四电压电平。
附图说明
12.图1是根据实施例的存储器的简化框图，所述存储器作为电子系统的部分与处理器通信。
13.图2a到2c是如可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。
14.图3描绘根据实施例的tlc存储器的存储器单元群体。
15.图4是根据实施例的描绘将选定tlc存储器单元编程到目标阈值电压的编程操作的一部分的时序图。
16.图5a和5b描绘根据实施例的在将选定存储器单元编程到目标电平的编程操作期间的存储器单元的群体。
17.图6是可在参考图1描述的类型的存储器中使用的页缓冲器的部分的示意图。
18.图7a和7b是根据实施例的描绘编程操作的时序图。
19.图8a到8g是根据实施例的操作存储器的方法的流程图。
20.图9a到9g是根据另一实施例的操作存储器的方法的流程图。
21.图10a和10b是根据另一实施例的操作存储器的方法的流程图。
具体实施方式
22.在以下详细描述中，参考附图，所述附图形成详细描述的一部分，且在其中借助于说明示出特定实施例。在图式中，遍及若干视图，相似的附图标记描述大体上类似的组件。在不脱离本公开的范围的情况下可以利用其它实施例，且可以做出结构、逻辑和电改变。因此，不应按限制性意义来看待以下详细描述。
23.例如，本文所使用的术语“半导体”可以指一层材料、晶片或衬底，并包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(silicon-on-sapphire；sos)技术、绝缘体上硅(silicon-on-insulator；soi)技术、薄膜晶体管(thin film transistor；tft)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层以及本领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区域/结，且术语半导体可包含含有此类区域/接面的下伏层。
24.除非另外从上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如，导电(conduct)、以导电方式(conductively)、导电(conducting)、导电(conduction)、导电性(conductivity)等)指代电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语“连接(connecting)”以及其各种相关形式(例如connect、connected、connection等)是指电连接。
25.在本文中认识到，即使在值可能预期相等的情况下，工业加工和操作的可变性和精确性仍可能会引起与其预期值的差异。这些可变性和准确性将通常取决于在集成电路装置的制造和操作中使用的技术。因此，如果值预期相等，那么认为那些值相等而不考虑其所得值。
26.图1是根据一实施例的呈存储器(例如，存储器装置)100的形式的第一设备与呈处理器130的形式的第二设备作为呈电子系统的形式的第三设备的一部分进行通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话及类似者。处理器130(例如，存储器装置100外部的控制器)可能是存储器控制器或其它外部主机装置。
27.存储器装置100包含可逻辑上布置成行和列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(统称为字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(统称为位线)。单个存取线可能与存储器单元的超过一个逻辑行相关联，且单个数据线可能与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够经编程为至少两个目标数据状态中的一个。
28.提供行解码电路108和列解码电路110以解码地址信号。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(i/o)控制电路112，其用以管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与i/o控制电路系统112和行解码电路系统108以及列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与i/o控制电路系统112和控制逻辑116通信以锁存传入命令。
29.控制器(例如，在存储器装置100内部的控制逻辑116)响应于所述命令而控制对存储器单元阵列104的存取，且可产生外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，感测操作[其可包含读取操作和验证操作]、编
程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址而控制行解码电路系统108和列解码电路系统110。控制逻辑116可包含指令寄存器128，所述指令寄存器128可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104中的存储器单元的分组，例如预留的存储器单元块。
[0030]
控制逻辑116也可与高速缓存寄存器118通信。高速缓存寄存器118锁存如由控制逻辑116引导的传入或传出数据，以在存储器单元阵列104忙于相应地写入或读取其它数据时临时存储数据。在编程操作(例如，写入操作)期间，数据可从高速缓存寄存器118传递到数据寄存器120以用于传送到存储器单元阵列104；随后可从i/o控制电路112将新数据锁存于高速缓存寄存器118中。在读取操作期间，可将数据从高速缓存寄存器118传送到i/o控制电路系统112以用于输出到外部处理器130；随后可将新数据从数据寄存器120传送到高速缓存寄存器118。高速缓存寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与i/o控制电路系统112和控制逻辑116通信以锁存状态信息以用于输出到处理器130。
[0031]
存储器装置100通过控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可能包含芯片启用ce#、命令锁存启用cle、地址锁存启用ale、写入启用we#、读取启用re#和写入保护wp#。取决于存储器装置100的性质，可进一步在控制链路132上接收额外或替代的控制信号(未示出)。存储器装置100经由多路复用的输入/输出(i/o)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)且经由i/o总线134将数据输出到处理器130。
[0032]
举例来说，可在输入/输出(i/o)控制电路系统112处通过i/o总线134的i/o引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可在i/o控制电路系统112处经由i/o总线134的输入/输出(i/o)引脚[7:0]接收地址，且随后可将所述地址写入到地址寄存器114中。可在i/o控制电路系统112处通过用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]接收数据，且随后可将所述数据写入到高速缓存寄存器118中。可随后将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓存寄存器118，且可将数据直接写入到数据寄存器120中。还可经由用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]输出数据。虽然可参考i/o引脚，但它们可包含通过外部装置(例如，处理器130)实现到存储器装置100的电连接的任何导电节点，如常用的导电衬垫或导电凸块。
[0033]
所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1的存储器装置100。应认识到，参考图1所描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能。替代地，可组合集成电路装置的一或多个组件或组件部分，以执行图1的单个块组件的功能性。
[0034]
此外，尽管根据各种信号的接收和输出的流行惯例描述了特定i/o引脚，但应注意，可在各种实施例中使用i/o引脚(或其它i/o节点结构)的其它组合或其它数目个i/o引
脚(或其它i/o节点结构)。
[0035]
图2a是如可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的例如nand存储器阵列等存储器单元阵列200a的一部分的示意图。存储器阵列200a包含存取线(例如，字线)2020到202n和数据线(例如，位线)2040到204m。存取线202可以多对一关系连接到图2a中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200a可形成于半导体上，所述半导体例如可经导电掺杂为具有导电性类型，例如p型电导率以例如形成p阱，或n型电导率以例如形成n阱。
[0036]
存储器阵列200a可布置成行(各自对应于存取线202)和列(各自对应于数据线204)。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如nand串2060到206m中的一个。每一nand串206可连接(例如，选择性地连接)到共同源极(src)216且可包含存储器单元2080到208n。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元2080到208n可包含旨在用于存储数据的存储器单元，并且可另外包含不旨在用于存储数据的其它存储器单元，例如虚设存储器单元。虚设存储器单元通常不可由存储器的用户存取，且替代地，通常并入到串联连接的存储器单元串中以获得众所周知的操作优点。
[0037]
每一nand串206的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)与选择栅极212(例如，场效应晶体管)之间，选择栅极210例如为选择栅极2100到210m(例如，可为源极选择晶体管，通常被称为选择栅极源极)中的一个，选择栅极212例如为选择栅极2120到212m(例如，可为漏极选择晶体管，通常被称为选择栅极漏极)中的一个。选择栅极2100到210m可共同地连接到选择线214，例如源极选择线(sgs)，且选择栅极2120到212m可共同地连接到选择线215，例如漏极选择线(sgd)。尽管被描绘为传统场效应晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的多个选择栅极，每个选择栅极串联地经配置以接收相同或独立控制信号。
[0038]
每个选择栅极210的源极可连接到共源极216。每个选择栅极210的漏极可连接到对应nand串206的存储器单元2080。例如，选择栅极2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每个选择栅极210可配置成将对应nand串206选择性地连接到共源极216。每个选择栅极210的控制栅极可连接到选择线214。
[0039]
每一选择栅极212的漏极可连接到用于对应nand串206的数据线204。举例来说，选择栅极2120的漏极可连接到用于对应nand串2060的数据线2040。每一选择栅极212的源极可连接到对应nand串206的存储器单元208n。举例来说，选择栅极2120的源极可连接到对应nand串2060的存储器单元208n。因此，每一选择栅极212可经配置以将对应nand串206选择性地连接到对应数据线204。每一选择栅极212的控制栅极可连接到选择线215。
[0040]
图2a中的存储器阵列可以是准二维存储器阵列，且可具有大体上平面结构，例如，其中共同源极216、nand串206和数据线204在大体上平行平面中延伸。替代地，图2a中的存储器阵列可以是三维存储器阵列，例如，其中nand串206可基本上垂直于含有共同源极216的平面且基本上垂直于含有数据线204的平面而延伸，含有数据线的所述平面可基本上平行于含有共同源极216的平面。
[0041]
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷阱或经配置以存储电荷的其它结构)，
以及控制栅极236，如图2a中所示。数据存储结构234可包括导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有所定义源极/漏极(例如，源极)230和所定义源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)存取线202。
[0042]
存储器单元208的列可以是nand串206或选择性地连接到给定数据线204的多个nand串206。存储器单元208的行可为共同地连接到给定存取线202的存储器单元208。存储器单元208的行可(但不必)包含共同地连接到给定存取线202的所有存储器单元208。存储器单元208的行可通常划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同地连接到给定存取线202的每隔一个存储器单元208。举例来说，共同地连接到存取线202n且选择性地连接到偶数数据线204(例如，数据线2040、2042、2044等)的存储器单元208可以是一个物理页的存储器单元208(例如，偶数存储器单元)，而共同地连接到存取线202n且选择性地连接到奇数数据线204(例如，数据线2041、2043、2045等)的存储器单元208可以是另一物理页的存储器单元208(例如，奇数存储器单元)。虽然数据线2043到2045未明确描绘于图2a中，但从图式显而易见，存储器单元阵列200a的数据线204可从数据线2040到数据线204m连续地编号。共同地连接到给定存取线202的存储器单元208的其它分组也可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定存取线的所有存储器单元可视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，仍可为整个行)的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，上部或下部存储器单元页)可视为存储器单元的逻辑页。存储器单元块可包含配置成一起擦除的那些存储器单元，如连接到存取线2020到202n的所有存储器单元(例如，共享共同存取线202的所有nand串206)。除非明确地区分，否则对存储器单元的页的参考在本文中是指存储器单元的逻辑页的存储器单元。
[0043]
虽然结合nand快闪存储器论述图2a的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，sonos或其它被配置成存储电荷的数据存储结构)和其它架构(例如，and阵列、nor阵列等)。
[0044]
图2b是如参考图1描述的类型的存储器中可使用的例如作为存储器单元阵列104的一部分的存储器单元阵列200b的一部分的另一示意图。图2b中的相同编号元件对应于关于图2a提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并入可包含半导体柱的竖直结构，其中柱的一部分可充当nand串206的存储器单元的沟道区。nand串206可各自通过选择晶体管212(例如，其可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到数据线2040到204m，且通过选择晶体管210(例如，其可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个nand串206可选择性地连接到同一位线204。nand串206的子集可通过使选择线2150到215k偏置以选择性地激活各自在nand串206与数据线204之间的特定选择晶体管212来连接到其相应数据线204。可通过使选择线214偏置来激活选择晶体管210。每个存取线202可连接到存储器阵列200b的多行存储器单元。通过特定存取线202彼此共同地连接的存储器单元行可统称为层次。
[0045]
三维nand存储器阵列200b可形成于外围电路系统226之上。外围电路系统226可表示用于存取存储器阵列200b的各种电路系统。外围电路系统226可包括互补电路元件。举例
来说，外围电路系统226可包含形成在同一半导体衬底上的n沟道晶体管和p沟道晶体管两者，所述过程统称为cmos或互补金属氧化物半导体。虽然由于集成电路制造和设计的进步，cmos通常不再利用严格的金属氧化物半导体构造，但为了方便起见保留cmos命名。
[0046]
图2c是如可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的存储器单元阵列200c的一部分的另一示意图。图2c中相同编号的元件对应于如关于图2a所提供的描述。存储器单元阵列200c可包含如图2a中所描绘的串联连接的存储器单元串(例如，nand串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)以及源极216。举例来说，存储器单元阵列200a的一部分可以是存储器单元阵列200c的一部分。图2c描绘将nand串206分组成存储器单元块250，例如存储器单元块2500到250
l
。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时被称作擦除块。每一存储器单元块250可包含共同地与单个选择线215(例如选择线2150)相关联的那些nand串206。存储器单元块2500的源极216可以是与存储器单元块250
l
的源极216相同的源极。举例来说，每个存储器单元块2500至250
l
可选择性地共同连接到源极216。一个存储器单元块250的存取线202以及选择线214和215可分别与存储器单元块2500到250
l
中的任何其它存储器单元块的存取线202以及选择线214和215没有直接连接。
[0047]
数据线2040到204m可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分240可为存储器的数据缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500至250
l
的集合)。缓冲器部分240可包含用于感测相应数据线204上指示的数据值的感测电路(图2c中未展示)。
[0048]
虽然图2c的存储器单元块250描绘每存储器单元块250仅一个选择线215，但存储器单元块250可包含共同地与多于一个选择线215相关联的那些nand串206。举例来说，存储器单元块2500的选择线2150可对应于图2b的存储器阵列200b的选择线2150，且图2c的存储器阵列200c的存储器单元块可进一步包含与图2b的选择线2151到215k相关联的那些nand串206。在具有与多个选择线215相关联的nand串206的此类存储器单元块250中，通常与单个选择线215相关联的那些nand串206可称为存储器单元子块。每一此类存储器单元子块可响应于其相应选择线215而选择性地连接到缓冲器部分240。
[0049]
图3描绘根据实施例的用于存储器的存储器单元群体300。为简单起见，图3和之后的图4将假定用于tlc存储器单元的编程操作，所述tlc存储器单元例如使用八个阈值电压范围来表示数据状态l0、l1、l2、l3、l4、l5、l6和l7的八电平存储器单元，每个阈值电压范围表示对应于三个数字的位模式的数据状态。虽然参考tlc存储器单元进行论述，但对较低存储密度存储器单元(例如slc(两个数据状态))或较高存储密度存储器单元(例如qlc(16个数据状态)或plc(32个数据状态)存储器单元)执行的编程操作同样适用。
[0050]
在此实例中，存储器单元群体310可以是经擦除存储器单元且表示逻辑数据值
‘
111’，存储器单元群体311可表示逻辑数据值
‘
011’，存储器单元群体312可表示逻辑数据值
‘
001’，存储器单元群体313可表示逻辑数据值
‘
101’，存储器单元群体314可表示逻辑数据值
‘
100’，存储器单元群体315可表示逻辑数据值
‘
000’，存储器单元群体316可表示逻辑数据值
‘
010’，且存储器单元群体317可表示逻辑数据值
‘
110’，其中最右边的数字可表示具有在其相应存储器单元群的阈值电压范围内的阈值电压的存储器单元的下部页数据，中间
的数字可表示所述存储器单元的上部页数据，且最左边的数字可表示所述存储器单元的额外页数据。尽管提供二进制表示的特定实例，但实施例可使用位模式的其它布置来表示各种数据状态。
[0051]
在320处指示存储器单元群体310与存储器单元群体311之间的读取窗口，其为表示数据状态l0和l1的存储器单元的邻近vt分布之间的距离(例如，以电压计)。在321处指示存储器单元群体311与存储器单元群体312之间的读取窗口，其为表示数据状态l1和l2的存储器单元的邻近vt分布之间的距离(例如，以电压计)。类似地，分别在322、323、324、325和326处指示存储器单元群体312、313、314、315和316与存储器单元群体313、314、315、316和317之间的读取窗口，其为表示数据状态l2、l3、l4、l5、l6和l7的存储器单元的邻近vt分布之间的距离。读取窗口预算(rwb)可指代用于一组经编程单元(例如，单元的一或多个页)的读取窗口的累积值。在此实例中，rwb可为所述八个vt分布之间的七个读取窗口320到326的累积值(例如，以电压计)。
[0052]
图4是根据实施例的描绘将选定tlc存储器单元编程到目标电平l0到l7(例如，如图3中所图示)的编程操作的一部分的时序图。一旦选定存储器单元已被编程到其目标电平，就禁止存储器单元进一步编程。在时间t0之前，可擦除被选定用于编程的存储器单元，使得选定存储器单元各自具有对应于电平l0的阈值电压。在时间t0，将第一编程脉冲施加于连接到选定存储器单元(例如，208)的控制栅极(例如，236)的选定存取线(例如，图2a的202)。在第一编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群体是否已经编程到电平l1或l2。在时间t1，将例如高于第一编程脉冲的第二编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第二编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群体是否已经编程到电平l1或l2。
[0053]
在时间t2，将例如高于第二编程脉冲的第三编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第三编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群体是否已经编程到电平l1、l2或l3。在时间t3，将例如高于第三编程脉冲的第四编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第四编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群体是否已经编程到电平l2、l3或l4。在时间t4，将例如高于第四编程脉冲的第五编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第五编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群体是否已经编程到电平l2、l3、l4或l5。
[0054]
在时间t5，将例如高于第五编程脉冲的第六编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第六编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群体是否已经编程到电平l3、l4、l5或l6。在时间t6，将例如高于第六编程脉冲的第七编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第七编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群体是否已经编程到电平l3、l4、l5、l6或l7。在时间t7，可将例如高于第七编程脉冲的第八编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线，且过程可重复直到选定存储器单元已经编程到其目标电平为止。
[0055]
图5a描绘如由存储器单元群体502所指示在将选定存储器单元编程到目标电平的编程操作的特定编程脉冲之后的存储器单元群体500。在针对编程启用的数据线上使用不
同电压电平可能发生于称为选择性缓慢编程收敛(sspc)的编程方案中，其中更接近其相应既定数据状态的存储器单元与更远离其相应既定数据状态的存储器单元(例如，针对编程完全被启用)相比更缓慢地编程(例如，针对编程部分地被启用)，同时在其相应控制栅极处接收相同的电压电平。目标电平可对应于用于目标电平的最小阈值电压(pv
目标
)504，其可称为用于目标电平的最终编程验证电平。第一预编程验证电平(ppv1)506可被选择为小于最终编程验证电平504以启用缓慢sspc编程。第二预编程验证电平(ppv2)508可被选择为小于缓慢sspc编程验证电平506以启用快速sspc编程。
[0056]
在特定编程脉冲之后，执行编程验证操作以感测存储器单元群体500内的每一存储器单元的阈值电压。如例如在510所指示具有小于第二预编程验证电平508的阈值电压的存储器单元经偏置以用于非sspc编程(例如，针对编程完全被启用)。如例如在512所指示具有第二预编程验证电平508与第一预编程验证电平506之间的阈值电压的存储器单元经偏置以用于快速sspc编程(例如，针对第一速率的编程部分地被启用)，因为存储器单元处于快速sspc范围内。如例如在514所指示具有第一预编程验证电平506与最终编程验证电平504之间的阈值电压的存储器单元经偏置以用于缓慢sspc编程(例如，针对小于第一速率的第二速率的编程部分地被启用)，因为存储器单元处于缓慢sspc范围内。如例如在516所指示具有大于最终编程验证电平504的阈值电压的存储器单元被禁止进一步编程。
[0057]
如图5b中所图示，在存储器单元群体500内的每一存储器单元经偏置以用于非sspc编程、快速sspc编程、缓慢sspc编程或禁止编程的情况下，将后续编程脉冲施加于存储器单元群体500以将存储器单元的阈值电压增加到如由存储器单元群体502所指示的目标电平。后续编程脉冲可紧接在特定编程脉冲后。在存储器单元510经偏置以用于非sspc编程的情况下，可响应于后续编程脉冲将存储器单元510的阈值电压增加到高于最终编程验证电平504，如由520所指示。在存储器单元512经偏置以用于快速sspc编程的情况下，可响应于后续编程脉冲将存储器单元512的阈值电压增加到高于最终编程验证电平504，如由522所指示。在存储器单元514经偏置以用于缓慢sspc编程的情况下，可响应于后续编程脉冲将存储器单元514的阈值电压增加到高于最终编程验证电平504，如由524所指示。在后续编程脉冲之后，执行编程验证操作以感测存储器单元群体502内的每一存储器单元的阈值电压。在此实例中，所有存储器单元具有大于最终编程验证电平504的阈值电压且被禁止进一步编程。
[0058]
存储器单元可通过在编程脉冲期间将连接到所述存储器单元的数据线偏置到快速sspc电平而经偏置以用于快速sspc编程。存储器单元可通过在编程脉冲期间将连接到所述存储器单元的数据线偏置到缓慢sspc电平而经偏置以用于缓慢sspc编程。存储器单元可通过在编程脉冲期间将连接到所述存储器单元的数据线偏置到非sspc电平而经偏置以用于非sspc编程。存储器单元可通过在编程脉冲期间将连接到所述存储器单元的数据线偏置到禁止电平而被禁止编程。快速sspc电平(例如，0.75v)可大于非sspc电平(例如，0v)。缓慢sspc电平(例如，1.5v)可大于快速sspc电平且小于禁止电平(例如，3v)。通过在编程期间使用四个数据线偏置电平，用以将选定存储器单元编程到其目标电平的编程脉冲的数目与用以使用少于四个数据线偏置电平将选定存储器单元编程到其目标电平的编程脉冲的数目相比可减少，进而减少编程时间。另外，通过使用四个数据线偏置电平，可减少编程时间而不减少读取窗口预算。
[0059]
图6是可在参考图1描述的类型的存储器中使用的页缓冲器600的部分的示意图。页缓冲器600可为图2c的缓冲器部分240的部分。页缓冲器600包含选定存取线(例如，字线)202、串联连接的存储器单元串(未示出)的选定存储器单元208，和选定数据线(例如，位线)204。选定存取线202连接到选定存储器单元208的控制栅极。选定存储器单元208的源极连接到共同源极216(例如，经由串联连接的存储器单元串的其它存储器单元和相应选择栅极210)。选定存储器单元208的漏极连接到选定数据线204(例如，经由串联连接的存储器单元串的其它存储器单元和相应选择栅极212)。
[0060]
页缓冲器600还包含晶体管602、603、609、610、613、617、622、623、627、630、631、634、642、646、662、670、678和696、感测电容器654、感测放大器锁存器686、第一锁存器691以及第二锁存器692。晶体管622可为p沟道金属氧化物半导体(pmos)晶体管，而晶体管602、603、609、610、613、617、623、627、630、631、634、642、646、662、670、678和696可为n沟道金属氧化物半导体(nmos)晶体管。感测放大器锁存器686包含反相器683和684以及晶体管687和688(例如，nmos晶体管)。数据线204连接到晶体管602的源极-漏极路径的一侧和晶体管631的源极-漏极路径的一侧。晶体管631的栅极连接到src_gate控制信号路径633。晶体管631的源极-漏极路径的另一侧连接到共同源极216。晶体管602的栅极连接到dw_gate控制信号路径604。晶体管602的源极-漏极路径的另一侧通过信号路径606连接到晶体管610的源极-漏极路径的一侧。晶体管610的栅极连接到blclamp控制信号路径612。晶体管610的源极-漏极路径的另一侧通过信号路径614连接到晶体管630的源极-漏极路径的一侧、晶体管634的源极-漏极路径的一侧以及晶体管646的源极-漏极路径的一侧。晶体管630的栅极连接到blclamp2控制信号路径632。晶体管630的源极-漏极路径的另一侧通过信号路径626连接到晶体管622的源极-漏极路径的一侧。晶体管622的栅极通过bl_sa_out信号路径690连接到晶体管617的源极-漏极路径的一侧和晶体管642的栅极。晶体管617的栅极连接到sab_bl_pre控制信号路径619。晶体管617的源极-漏极路径的另一侧通过sa_out信号路径621连接到反相器683的输入、反相器684的输出以及晶体管687的源极-漏极路径的一侧。晶体管622的源极-漏极路径的另一侧连接到电源节点(例如，vreg2)618。晶体管634的栅极连接到en_data控制信号路径636。晶体管634的源极-漏极路径的另一侧通过信号路径638连接到晶体管642的源极-漏极路径的一侧。晶体管642的源极-漏极路径的另一侧连接到电源节点(例如，vreg0)639。
[0061]
晶体管646的栅极连接到tc_iso控制信号路径648。晶体管646的源极-漏极路径的另一侧通过tc信号路径650连接到感测电容器654的一侧、晶体管662的源极-漏极路径的一侧以及晶体管678的栅极。感测电容器654的另一侧连接到感测电容器偏置节点(例如，升压节点)658。晶体管662的栅极连接到blc1控制信号路径664。晶体管662的源极-漏极路径的另一侧通过tdc_int信号路径666连接到晶体管670的源极-漏极路径的一侧、晶体管687的源极-漏极路径的另一侧、晶体管688的源极-漏极路径的一侧、晶体管603的源极-漏极路径的一侧、晶体管609的源极-漏极路径的一侧、晶体管696的源极-漏极路径的一侧以及晶体管623的栅极。晶体管670的栅极连接到sen控制信号路径672。晶体管670的源极-漏极路径的另一侧通过信号路径674连接到晶体管678的源极-漏极路径的一侧。晶体管678的源极-漏极路径的另一侧连接到源极偏置节点(例如，src_gnd)682。晶体管678可称为感测晶体管。
[0062]
感测放大器锁存器686的晶体管687的栅极连接到drst_sa控制信号路径675。晶体管688的栅极连接到dst_sa信号路径676。晶体管688的源极-漏极路径的另一侧通过信号路径677连接到反相器683的输出和反相器684的输入。反相器683的控制输入连接到sen_sab控制信号路径685。反相器684的控制输入连接到lat_sab控制信号路径689。
[0063]
晶体管603的栅极连接到tdcint_dis控制信号路径605。晶体管603的源极-漏极路径的另一侧连接到共同或接地(例如，gnd)节点607。晶体管609的栅极通过data_transfer信号路径693连接到晶体管696的源极-漏极路径的另一侧、晶体管623的源极-漏极路径的一侧、第一锁存器691以及第二锁存器692。晶体管609的源极-漏极路径的另一侧通过信号路径611连接到晶体管613的源极-漏极路径的一侧。晶体管613的栅极连接到en_sa控制信号路径615。晶体管613的源极-漏极路径的另一侧连接到共同或接地节点607。晶体管696的栅极连接到blc2控制信号路径697。晶体管623的源极-漏极路径的另一侧通过信号路径625连接到晶体管627的源极-漏极路径的一侧。晶体管627的栅极连接到en_latch控制信号路径629。晶体管627的源极-漏极路径的另一侧连接到共同或接地节点607。
[0064]
控制逻辑(例如，图1的116)可连接到src_gate控制信号路径633、dw_gate控制信号路径604、blclamp控制信号路径612、blclamp2控制信号路径632、en_data控制信号路径636、tc_iso控制信号路径648、blc1控制信号路径664、sen控制信号路径672、sab_bl_pre控制信号路径619、lat_sab控制信号路径689、sen_sab控制信号路径685、drst_sa控制信号路径675、dst_sa控制信号路径676、tdcint_dis控制信号路径605、en_sa控制信号路径615、bcl2控制信号路径697以及en_latch控制信号路径629以控制页缓冲器600的操作。控制逻辑可激活晶体管631以将数据线204选择性地连接到共同源极216。控制逻辑可激活晶体管602以将数据线204选择性地连接到信号路径606。控制逻辑可激活晶体管610以将信号路径606选择性地连接到信号路径614。控制逻辑可激活晶体管630以将信号路径614选择性地连接到信号路径626。控制逻辑可激活晶体管634以将信号路径614选择性地连接到信号路径638。
[0065]
控制逻辑可激活晶体管617以将sa_out信号路径621选择性地连接到bl_sa_out信号路径690。控制逻辑可激活晶体管646以将信号路径614选择性地连接到tc信号路径650。控制逻辑可激活晶体管662以将tc信号路径650选择性地连接到tdc_int信号路径666。控制逻辑可激活晶体管670以将tdc_int信号路径666选择性地连接到信号路径674。控制逻辑可激活感测放大器锁存器686的晶体管687以将tdc_int信号路径666选择性地连接到sa_out信号路径621。控制逻辑可激活晶体管688以将tdc_int信号路径666选择性地连接到信号路径677。控制逻辑可控制反相器683以将所感测的选定存储器单元的状态锁存于感测放大器锁存器686中。控制逻辑可控制反相器684以从感测放大器锁存器686输出经锁存状态。控制逻辑可激活晶体管603以将tdc_int信号路径666选择性地连接到共同或接地节点607。控制逻辑可激活晶体管696以将tdc_int信号路径666选择性地连接到data_transfer信号路径693。控制逻辑可激活晶体管613以将信号路径611选择性地连接到共同或接地节点607。控制逻辑可激活晶体管627以将信号路径625选择性地连接到共同或接地节点607。
[0066]
页缓冲器600可用以在读取操作或编程验证操作期间感测选定存储器单元208的状态且将所感测状态锁存于感测放大器锁存器686中。页缓冲器600还可用以基于感测放大器锁存器686的状态、第一锁存器691的状态、第二锁存器692的状态和/或额外锁存器(未示
出)的状态将目标状态编程到选定存储器单元208。在每一编程验证操作之后，存储于第一锁存器691中的第一数据位和存储于第二锁存器692中的第二数据位可经更新以指示在下一编程脉冲期间数据线204是否经偏置以用于非sspc编程、快速sspc编程、缓慢sspc编程或禁止编程。在下文参考图7a和7b更详细地描述将选定存储器单元208编程到目标电平的编程操作。
[0067]
基于存储于第一锁存器691和第二锁存器692中的数据位将数据线204偏置以用于非sspc编程、快速sspc编程、缓慢sspc编程或禁止编程可在如以下三个表中所示的三个阶段中实施。在每一表中，第一锁存器字段指示存储于第一锁存器691中的数据位，第二锁存器字段指示存储于第二锁存器692中的数据位，且bl模式字段指示数据线是否经偏置以用于编程、禁止、缓慢sspc或快速sspc模式。另外，bl电平字段指示施加于数据线204的电压电平，bl_sa_out字段指示bl_sa_out信号路径690上的信号的状态，sa_out字段指示sa_out信号路径621上的信号的状态，且起源字段指示bl_sa_out状态或sa_out状态的来源。在起源字段中，l1指代第一锁存器691且l2指代第二锁存器692。在bl电平字段中，sspc_s指代用于偏置数据线204以用于缓慢sspc编程的电压电平，且sspc_f指代用于偏置数据线以用于快速sspc编程的电压电平。
[0068]
表1：编程操作的阶段1
[0069]
第一锁存器第二锁存器bl模式bl电平bl_sa_out起源00编程vss1l110禁止vcc0l101缓慢sspcvss1l111快速sspcvss1l1
[0070]
表2：编程操作的阶段2
[0071]
第一锁存器第二锁存器bl模式bl电平bl_sa_out起源00编程vss1
→
0l1/l210禁止vcc0l1/l201缓慢sspcsspc_s1l1/l211快速sspcvss1l1/l2
[0072]
表3：编程操作的阶段3
[0073]
第一锁存器第二锁存器bl模式bl电平sa_out起源00编程vss0l1/l210禁止vcc1l1/l201缓慢sspcsspc_s1l1/l211快速sspcsspc_f1l1/l2
[0074]
图7a是根据实施例的描绘编程操作的时序图700a。在图7a中，迹线702可表示图6的数据线204上的电压电平。迹线704可表示施加于图6的vreg0节点639的电压电平。迹线706可表示图6的信号路径648上的tc_iso控制信号。迹线708可表示图6的信号路径632上的blclamp2控制信号。迹线710可表示图6的信号路径619上的sab_bl_pre控制信号。在其它实施例中，迹线706可表示图6的信号路径664上的blc1控制信号或信号路径675上的drst_sa
控制信号。
[0075]
在时间t0，如上方表1中概述的编程操作的阶段1开始。在阶段1期间，gnd施加于vreg0节点。gnd施加于tc_iso控制信号路径以将信号路径614从tc信号路径650断开。施加于blclamp2控制信号路径的电压从gnd增加到足以激活晶体管630以将信号路径614连接到信号路径626的电压(例如，vsg)。足以激活晶体管617的电压(例如，vsg)施加于sab_bl_pre控制信号路径以将sa_out信号路径621连接到bl_sa_out信号路径690。存储于第一锁存器691和第二锁存器692中的数据位决定信号路径621上的sa_out信号的状态且因此信号路径690上的bl_sa_out信号的状态。如由表1所指示，bl_sa_out针对编程、缓慢sspc和快速sspc bl模式是逻辑“1”(例如，vcc)，且针对禁止bl模式是逻辑“0”(例如，gnd)。
[0076]
响应于第一锁存器存储等于0的数据位且第二锁存器存储等于0的数据位指示编程bl模式，如在720所指示将数据线204偏置到第一电压电平(例如，vss或gnd)。响应于第一锁存器存储等于0的数据位且第二锁存器存储等于1的数据位指示缓慢sspc bl模式，也如在720所指示将数据线204偏置到第一电压电平。响应于第一锁存器存储等于1的数据位且第二锁存器存储等于1的数据位指示快速sspc bl模式，也如在720所指示将数据线204偏置到第一电压电平。通过经激活晶体管602、610、634和642经由vreg0节点639将数据线204偏置到第一电压电平。
[0077]
响应于第一锁存器存储等于1的数据位且第二锁存器存储等于0的数据位指示禁止bl模式，如在722所指示将数据线204偏置到第二电压电平(例如，vcc)。通过经激活晶体管602、610、630和622经由vreg2节点618(其中vcc施加于vreg2节点618)将数据线204偏置到第二电压电平。
[0078]
在时间t1，编程操作的阶段1完成且编程操作的阶段2开始，如上方表2中概述。在阶段2期间，第三电压电平(例如，sspc_s)可施加于vreg0节点。gnd保持施加于tc_iso控制信号路径。施加于blclamp2控制信号路径的电压减小到足以去活晶体管630以将信号路径614从信号路径626断开的电压(例如，gnd)。足以激活晶体管617的电压(例如，vsg)保持施加于sab_bl_pre控制信号路径。在阶段2期间，如由表2所指示，bl_sa_out针对编程bl模式从逻辑“1”改变到逻辑“0”。针对禁止、缓慢sspc和快速sspc bl模式，bl_sa_out保持恒定。因此，针对编程和快速sspc bl模式，如在724所指示使数据线204浮动于gnd。针对缓慢sspc bl模式，如在726所指示将数据线204偏置到sspc_s。针对禁止bl模式，如在728所指示使数据线204浮动于vcc。vreg0节点的电压电平到sspc_s的增加与在时间t2的编程操作的阶段3之间可存在延迟(tdelay)以减轻数据线204与邻近数据线之间的电容性耦合。
[0079]
在时间t2，编程操作的阶段2完成且编程操作的阶段3开始，如上方表3中概述。在阶段3期间，sspc_s可保持施加于vreg0节点。针对快速sspc bl模式，第四电压电平(例如，sspc_f)加上晶体管646的阈值电压(vtn)可施加于tc_iso控制信号路径。施加于blclamp2控制信号路径的电压保持在足以去活晶体管630的电压(例如，gnd)。施加于sab_bl_pre控制信号路径的电压减小到足以去活晶体管617的电压(例如，gnd)以将bl_sa_out信号路径690从sa_out信号路径621断开。在阶段3期间，如由表2所指示，sa_out针对编程bl模式是逻辑“0”且针对禁止、缓慢sspc和快速sspc bl模式是逻辑“1”。因此，针对编程bl模式，如在730所指示经由感测放大器锁存器686将数据线204偏置到第一电压电平vss或gnd。针对缓慢sspc bl模式，数据线204保持偏置到第三电压电平sspc_s。针对禁止bl模式，数据线204
保持浮动于第二电压电平vcc。针对快速sspc模式，如在732所指示经由感测放大器锁存器686和晶体管646将数据线204偏置到第四电压电平sspc_f。
[0080]
图7b是根据其它实施例的描绘编程操作的时序图700b。图7b中描绘的编程操作可用以减轻数据线之间的电容性耦合。除图7a的迹线702、704、706、708和710之外，在图7b中迹线712可表示图6的信号路径612上的blclamp控制信号。在其它实施例中，迹线712可表示图6的信号路径636上的en_data控制信号。在时间t0，编程操作的阶段1开始。在阶段1期间，gnd施加于vreg0节点。gnd施加于tc_iso控制信号路径以将信号路径614从tc信号路径650断开。施加于bclamp控制信号路径和blclamp2控制信号路径的电压从gnd增加到足以激活晶体管610和630的电压(例如，vsg)以将信号路径606连接到信号路径626。足以激活晶体管617的电压(例如，vsg)施加于sab_bl_pre控制信号路径以将sa_out信号路径621连接到bl_sa_out信号路径690。存储于第一锁存器691和第二锁存器692中的数据位决定信号路径621上的sa_out信号的状态且因此信号路径690上的bl_sa_out信号的状态。
[0081]
响应于第一锁存器存储等于0的数据位且第二锁存器存储等于0的数据位指示编程bl模式，如在740所指示将数据线204偏置到第一电压电平(例如，vss或gnd)。响应于第一锁存器存储等于0的数据位且第二锁存器存储等于1的数据位指示缓慢sspc bl模式，也如在740所指示将数据线204偏置到第一电压电平。响应于第一锁存器存储等于1的数据位且第二锁存器存储等于1的数据位指示快速sspc bl模式，也如在740所指示将数据线204偏置到第一电压电平。通过经激活晶体管602、610、634和642经由vreg0节点639将数据线204偏置到第一电压电平。
[0082]
响应于第一锁存器存储等于1的数据位且第二锁存器存储等于0的数据位指示禁止bl模式，如在742所指示将数据线电平偏置到第二电压电平(例如，vcc)。通过经激活晶体管602、610、630和622经由vreg2节点618(其中vcc施加于vreg2节点618)将数据线204偏置到第二电压电平。
[0083]
在时间t1，编程操作的阶段1完成且编程操作的阶段2开始。在阶段2期间，vcc可施加于vreg0节点。gnd保持施加于tc_iso控制信号路径。施加于blclamp2控制信号路径的电压减小到足以去活晶体管630以将信号路径614从信号路径626断开的电压(例如，gnd)。施加于blclamp控制信号路径的电压减小到电压sspc vtn，其可等于电压电平sspc_f加上晶体管610的阈值电压。足以激活晶体管617的电压(例如，vsg)保持施加于sab_bl_pre控制信号路径。因此，针对编程和快速sspc bl模式，如在744所指示使数据线204浮动于gnd。针对缓慢sspc bl模式，如在746所指示将数据线204偏置到sspc。针对禁止bl模式，如在748所指示使数据线204浮动于vcc。vreg0节点的电压电平到vcc的增加与在时间t2的编程操作的阶段3之间可存在延迟(tdelay)以减轻数据线204与邻近数据线之间的电容性耦合。
[0084]
在时间t2，编程操作的阶段2完成且编程操作的阶段3开始。在阶段3期间，vcc可保持施加于vreg0节点。针对快速sspc bl模式，sspc_f加上晶体管646的阈值电压(vtn)可施加于tc_iso控制信号路径。施加于blclamp2控制信号路径的电压保持在足以去活晶体管630的电压(例如，gnd)。施加于blclamp控制信号路径的电压可增加到sspc_s加上晶体管610的阈值电压(vtn)。施加于sab_bl_pre控制信号路径的电压减小到足以去活晶体管617的电压(例如，gnd)以将bl_sa_out信号路径690从sa_out信号路径621断开。因此，针对编程bl模式，如在750所指示经由感测放大器锁存器686将数据线204偏置到vss或gnd。针对缓慢
sspc bl模式，如在752所指示将数据线204偏置到sspc_s。针对禁止bl模式，数据线204保持浮动于vcc。针对快速sspc模式，如在754所指示经由感测放大器锁存器686和晶体管646将数据线204偏置到sspc_f。
[0085]
图8a到8g是根据实施例的操作存储器的方法800的流程图。方法800可至少部分地对应于图6到7b。举例来说，图8a到8g可表示对例如存储器单元的逻辑页的一或多个存储器单元进行编程的方法。所述方法可呈例如存储到图1的指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行，以使存储器装置100执行所述方法。
[0086]
可在存储器装置(例如，100)内实施方法800，所述存储器装置包含：第一锁存器(例如，691)，其用以存储第一数据位；第二锁存器(例如，692)，其用以存储第二数据位；数据线(例如，204)，其选择性地连接到第一锁存器、第二锁存器和串联连接的存储器单元串(例如，206)；以及控制器(例如，116)，其经配置以在所述串联连接的存储器单元串的连接到选定存取线(例如，202)的选定存储器单元的编程操作期间偏置数据线，如先前至少参考图1到2c和6描述。如图8a中在802所示，控制器可在第一数据位等于0且第二数据位等于0的情况下将数据线偏置到第一电压电平。在804，控制器可在第一数据位等于1且第二数据位等于0的情况下将数据线偏置到第二电压电平。在806，控制器可在第一数据位等于0且第二数据位等于1的情况下将数据线偏置到第三电压电平。在808，控制器可在第一数据位等于1且第二数据位等于1的情况下将数据线偏置到第四电压电平。
[0087]
第一电压电平可小于第二电压电平，第三电压电平可在第一电压电平与第二电压电平之间，且第四电压电平可在第一电压电平与第三电压电平之间。第一电压电平可为编程电压电平(例如，vss)，第二电压电平可为禁止电压电平(例如，vcc)，第三电压电平可为缓慢选择性缓慢编程收敛电压电平(例如，sspc_s)，且第四电压电平可为快速选择性缓慢编程收敛电压电平(例如，sspc_f)。在一个实施例中，第三电压电平可在第一电压电平与第二电压电平之间的一半处，且第四电压电平可在第一电压电平与第三电压电平之间的一半处。
[0088]
图8b说明根据实施例的可由控制器在第一数据位等于0且第二数据位等于0的情况下实施的额外细节。在810，控制器可进一步在第一阶段中将数据线偏置到第一电压电平。在812，控制器可进一步在第一阶段后的第二阶段中使数据线浮动。在814，控制器可在第二阶段后的第三阶段中将数据线偏置到第一电压电平。
[0089]
图8c说明根据实施例的可由控制器在第一数据位等于1且第二数据位等于0的情况下实施的额外细节。在816，控制器可进一步在第一阶段中将数据线偏置到第二电压电平。在818，控制器可进一步在第一阶段后的第二阶段中使数据线浮动。
[0090]
图8d说明根据实施例的可由控制器在第一数据位等于0且第二数据位等于1的情况下实施的额外细节。在820，控制器可进一步在第一阶段中将数据线偏置到第一电压电平。在822，控制器可进一步在第一阶段后的第二阶段中将数据线偏置到第三电压电平。
[0091]
图8e说明根据另一实施例的可由控制器在第一数据位等于0且第二数据位等于1的情况下实施的额外细节。在824，控制器可进一步在第一阶段中将数据线偏置到第一电压电平。在826，控制器可进一步在第一阶段后的第二阶段中将数据线偏置到第四电压电平。在828，控制器可进一步在第二阶段后的第三阶段中将数据线偏置到第三电压电平。
[0092]
图8f说明根据实施例的可由控制器在第一数据位等于1且第二数据位等于1的情况下实施的额外细节。在830，控制器可进一步在第一阶段中将数据线偏置到第一电压电平。在832，控制器可进一步在第一阶段后的第二阶段中使数据线浮动。在834，控制器可进一步在第二阶段后的第三阶段中将数据线偏置到第四电压电平。
[0093]
如图8g中在836所图示，控制器可进一步在数据线经偏置到第一电压电平、第二电压电平、第三电压电平或第四电压电平的情况下将编程脉冲施加到选定存取线。
[0094]
图9a到9g是根据一实施例的操作存储器的方法900的流程图。方法900可至少部分地对应于图6到7b。举例来说，图9a到9g可表示对例如存储器单元的逻辑页的一或多个存储器单元进行编程的方法。所述方法可呈例如存储到图1的指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行，以使存储器装置100执行所述方法。
[0095]
可在存储器装置(例如，100)内实施方法900，所述存储器装置包含：第一锁存器(例如，691)，其用以存储第一数据位；第二锁存器(例如，692)，其用以存储第二数据位；第一节点(例如，639)，其经配置以接收第一电压电平和大于第一电压电平的第三电压电平中的选定一个；第二节点(例如，618)，其经配置以接收大于第三电压电平的第二电压电平；数据线(例如，204)，其选择性地连接到第一锁存器、第二锁存器和串联连接的存储器单元串(例如，206)；第一开关(例如，晶体管642)，其选择性地连接于第一节点与数据线之间；第二开关(例如，晶体管622)，其选择性地连接于第二节点与数据线之间；以及控制器(例如，116)，其经配置以在所述串联连接的存储器单元串的连接到选定存取线(例如，202)的选定存储器单元的编程操作期间偏置数据线，如先前至少参考图1到2c和6描述。
[0096]
如图9a中在902所图示，控制器可在第一数据位等于0且第二数据位等于0的情况下将第一电压电平施加到第一节点，接通第一开关，且断开第二开关以将数据线偏置到第一电压电平。在904，控制器可在第一数据位等于1且第二数据位等于0的情况下断开第一开关且接通第二开关以将数据线偏置到第二电压电平。在906，控制器可在第一数据位等于0且第二数据位等于1的情况下将第三电压电平施加到第一节点，接通第一开关，且断开第二开关以将数据线偏置到第三电压电平。在908，控制器可在第一数据位等于1且第二数据位等于1的情况下断开第一开关且断开第二开关以将数据线偏置到第一电压电平与第三电压电平之间的第四电压电平。
[0097]
图9b说明根据实施例的可由控制器在第一数据位等于0且第二数据位等于0的情况下实施的额外细节。在910，控制器可进一步在数据线经偏置到第一电压电平的情况下断开第一开关且使数据线浮动。
[0098]
其中实施方法900的存储器装置可进一步包含选择性地连接到数据线的感测放大器锁存器(例如，686)。图9c说明根据实施例的可由控制器在第一数据位等于0且第二数据位等于0的情况下实施的额外细节。在912，控制器可进一步在数据线浮动的情况下将数据线连接到感测放大器锁存器以将数据线维持于第一电压电平。
[0099]
图9d说明根据实施例的可由控制器在第一数据位等于1且第二数据位等于0的情况下实施的额外细节。在914，控制器可进一步在数据线经偏置到第二电压电平的情况下使数据线浮动。
[0100]
其中实施方法900的存储器装置可进一步包含连接于数据线与感测放大器锁存器
之间的晶体管(例如，646)。图9e说明根据实施例的可由控制器在第一数据位等于1且第二数据位等于1的情况下实施的额外细节。在916，控制器可进一步将第四电压电平加上晶体管的阈值电压施加到晶体管的控制栅极以使得数据线经由感测放大器和晶体管偏置到第四电压电平。
[0101]
其中实施方法900的存储器装置可进一步包含连接于数据线与感测放大器锁存器之间的晶体管(例如，610)。图9f说明根据实施例的可由控制器在第一数据位等于0且第二数据位等于1的情况下实施的额外细节。在918，控制器可进一步在将数据线偏置到第三电压电平之前将第五电压电平施加到晶体管的控制栅极以使得数据线经偏置到第四电压电平。在920，控制器可进一步将大于第五电压电平的第六电压电平施加到晶体管的控制栅极以将数据线偏置到第三电压电平。
[0102]
如图9g中在922所图示，控制器可进一步在数据线经偏置到第一电压电平、第二电压电平、第三电压电平或第四电压电平的情况下将编程脉冲施加到选定存取线。
[0103]
图10a和10b是根据一实施例的操作存储器的方法1000的流程图。方法1000可至少部分地对应于图6到7b。举例来说，图10a和10b可表示对例如存储器单元的逻辑页的一或多个存储器单元进行编程的方法。所述方法可呈例如存储到图1的指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行，以使存储器装置100执行所述方法。
[0104]
可在存储器装置(例如，100)内实施方法1000，所述存储器装置包含：存储器单元阵列(例如，104)，其包含多个串联连接的存储器单元串(例如，206)；多个数据线(例如，204)，其中所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串选择性地电连接到所述多个数据线中的相应数据线；多个存取线(例如，202)，所述多个存取线中的每一存取线连接到所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串的相应存储器单元(例如，208)的控制栅极(例如，236)；页缓冲器(例如，240)，其连接到所述多个数据线。针对所述多个数据线中的每一数据线，页缓冲器可包含：相应第一锁存器(例如，691)，其用以存储相应第一数据位；以及相应第二锁存器(例如，692)，其用以存储相应第二数据位。存储器装置还可包含控制器(例如，116)，其经配置以在连接到所述多个存取线中的选定存取线的相应存储器单元的编程操作期间偏置所述多个数据线中的每一数据线。存储器单元阵列可包含tlc存储器单元阵列、qlc存储器单元阵列、或plc存储器单元阵列。存储器单元阵列可包含三维nand存储器阵列。
[0105]
如图10a中在1002所图示，控制器可在相应第一数据位等于0且相应第二数据位等于0的情况下将相应数据线偏置到第一电压电平。在1004，控制器可在相应第一数据位等于1且相应第二数据位等于0的情况下将相应数据线偏置到第二电压电平。在1006，控制器可在相应第一数据位等于0且相应第二数据位等于1的情况下将相应数据线偏置到第三电压电平。在1008，控制器可在相应第一数据位等于1且相应第二数据位等于1的情况下将相应数据线偏置到第四电压电平。
[0106]
第一电压电平可小于第二电压电平，第三电压电平可在第一电压电平与第二电压电平之间，且第四电压电平可在第一电压电平与第三电压电平之间。第一电压电平可为编程电压电平，第二电压电平可为禁止电压电平，第三电压电平可为缓慢选择性缓慢编程收敛电压电平，且第四电压电平可为快速选择性缓慢编程收敛电压电平。在一个实施例中，第
三电压电平可在第一电压电平与第二电压电平之间的一半处，且第四电压电平可在第一电压电平与第三电压电平之间的一半处。
[0107]
如图10b中在1010所图示，控制器可进一步在每一相应数据线经偏置到第一电压电平、第二电压电平、第三电压电平或第四电压电平的情况下将编程脉冲施加到选定存取线。在1012，控制器可进一步感测连接到选定存取线的每一相应存储器单元的阈值电压。在1014，控制器可进一步响应于所感测的相应存储器单元的阈值电压小于第一编程验证电平(例如，图5a的ppv2)，针对连接到相应存储器单元的相应数据线将相应第一数据位设定为等于0且将相应第二数据位设定为等于0。在1016，控制器可进一步响应于所感测的相应存储器单元的阈值电压在第一编程验证电平与大于第一编程验证电平的第二编程验证电平(例如，图5a的ppv1)之间，针对连接到相应存储器单元的相应数据线将相应第一数据位设定为等于1且将相应第二数据位设定为等于1。在1018，控制器可进一步响应于所感测的相应存储器单元的阈值电压在第二编程验证电平与大于第二编程验证电平的最终编程验证电平(例如，图5a的pv
目标
)之间，针对连接到相应存储器单元的相应数据线将相应第一数据位设定为等于0且将相应第二数据位设定为等于1。在1020，控制器可进一步响应于所感测的相应存储器单元的阈值电压大于最终编程验证电平，针对连接到相应存储器单元的相应数据线将相应第一数据位设定为等于1且将相应第二数据位设定为等于0。
[0108]
结论
[0109]
尽管本文中已说明且描述具体实施例，但本领域普通技术人员将了解，计算出实现相同目的的任何布置可以取代所示出的具体实施例。所属领域的技术人员将清楚实施例的许多调适。因此，本技术意图涵盖实施例的任何调适或变型。