垂直晶体管熔丝锁存器的制作方法

垂直晶体管熔丝锁存器
1.交叉参考
2.本专利申请案主张由西姆塞克-埃格(simsek-ege)等人于2021年8月6日申请的标题为“垂直晶体管熔丝锁存器(vertical transistor fuse latches)”的第17/396,341号美国专利申请案的优先权，所述申请案转让给其受让人且其全部内容以引用方式明确并入本文中。
技术领域
3.技术领域涉及垂直晶体管熔丝锁存器。


背景技术：

4.存储器装置广泛用于存储例如计算机、用户装置、无线通信装置、照相机、数字显示器及类似者的各种电子装置中的信息。信息通过将存储器装置内的存储器单元编程为各种状态来存储。举例来说，二进制存储器单元可编程为两个支持状态中的一者，通常由逻辑1或逻辑0表示。在一些实例中，单个存储器单元可支持两个以上状态，其中的任一者可被存储。为了存取存储信息，组件可读取或感测存储器装置中的至少一个存储状态。为了存储信息，组件可将状态写入或编程于存储器装置中。
5.存在各种类型的存储器装置及存储器单元，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、静态ram(sram)、铁电ram(feram)、磁性ram(mram)、电阻性ram(rram)、快闪存储器、相变存储器(pcm)、自选择存储器、硫族化物存储器技术及其它。存储器单元可为易失性或非易失性的。非易失性存储器(例如feram)可长时间维持其存储的逻辑状态，即使缺少外部电源。易失性存储器装置(例如dram)会在与外部电源断开时丢失其存储的状态。


技术实现要素：

6.描述一种设备。所述设备可包含：衬底；存储器阵列，其与所述衬底耦合；及锁存器，其经配置以存储来自用于所述存储器阵列的熔丝的信息，所述锁存器包括多个p型垂直晶体管及多个n型垂直晶体管，其各自至少部分安置于所述衬底之上的额外衬底内。
7.描述一种设备。所述设备可包含：存储器阵列，其与衬底耦合；熔丝，其用于所述存储器阵列；及锁存器，其至少部分在所述衬底之上的额外衬底内且经配置以存储来自所述熔丝的信息。所述锁存器可包含：第一p型垂直晶体管，其包括栅极端子及漏极端子；第一n型垂直晶体管，其包括与所述第一p型垂直晶体管的所述栅极端子耦合的栅极端子且包括与所述第一p型垂直晶体管的所述漏极端子耦合的源极端子；第二p型垂直晶体管，其包括栅极端子及漏极端子；第二n型垂直晶体管，其包括与所述第二p型垂直晶体管的所述栅极端子耦合的栅极端子且包括与所述第二p型垂直晶体管的所述漏极端子耦合的源极端子。
8.描述一种设备。所述设备可包含：第一衬底；存储器阵列，其与所述第一衬底耦合且至少部分安置于所述第一衬底之上；锁存器的第一p型垂直晶体管，所述锁存器经配置以
存储来自用于所述存储器阵列的熔丝的信息，所述第一p型垂直晶体管至少部分在所述第一衬底之上的第二衬底内；及所述锁存器的第一n型垂直晶体管，所述第一n型垂直晶体管至少部分在所述第一衬底之上的所述第二衬底内。
附图说明
9.图1说明根据本文中公开的实例的支持垂直晶体管熔丝锁存器的存储器装置的实例。
10.图2说明根据本文中公开的实例的支持垂直晶体管熔丝锁存器的存储器装置的实例。
11.图3说明根据本文中公开的实例的锁存器的实例。
12.图4说明根据本文中公开的实例的锁存器的实例。
13.图5说明根据本文中公开的实例的支持垂直晶体管熔丝锁存器的装置的实例。
具体实施方式
14.在一些存储器装置中，存储器阵列及用于操作存储器阵列的支持电路系统可安置于第一衬底(其可称为基底衬底)上，至少部分形成于基底衬底内，或两者。举例来说，存储用于存储器阵列的熔丝信息的锁存器可安置于基底衬底上，这可能限制基底衬底的尺寸、减少基底衬底可用于其它组件的面积或两者以及其它优点。根据本文中描述的技术，存储用于存储器阵列的熔丝信息的锁存器可包含基底衬底之上的垂直晶体管(例如支柱晶体管、薄膜晶体管)(例如，由所述垂直晶体管组成)。举例来说，垂直晶体管中的一或多者可至少部分安置于与基底衬底分离且在基底衬底之上的额外衬底(或其它材料)内。在基底衬底之上(例如，至少部分在额外衬底内)排列锁存器可释放基底衬底上的空间用于其它组件、容许更小尺寸的基底衬底或两者以及其它优点。
15.本公开的特征首先在参考图1及2描述的存储器装置的背景中描述。本公开的特征在参考图3到4描述的背景锁存器中描述。本公开的这些及其它特征进一步通过参考图5描述的支持垂直晶体管熔丝锁存器的装置说明且参考所述装置描述。
16.图1说明根据本文中公开的实例的支持垂直晶体管熔丝锁存器的存储器装置100的实例。在一些实例中，存储器装置100可称为存储器芯片、存储器装置或电子存储器设备。存储器装置100可包含一或多个存储器单元105，其各自可编程以存储不同逻辑状态(例如，经编程为一组两个或更多个可能状态中的一者)。举例来说，存储器单元105可操作以一次存储一个信息位(例如逻辑0或逻辑1)。在一些实例中，存储器单元105(例如多级存储器单元)可操作以一次存储一个以上信息位(例如逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元105可布置成可称为存储器阵列的阵列。
17.存储器单元105可将表示可编程状态的电荷存储于电容器中。dram架构可包含电容器，其包含用于存储表示可编程状态的电荷的电介质材料。在其它存储器架构中，其它存储装置及组件是可能的。举例来说，可采用非线性电介质材料。存储器单元105可包含逻辑存储组件，例如电容器130及切换组件135。电容器130可为电介质电容器或铁电电容器的实例。电容器130的节点可与电压源140耦合，电压源140可为电池板极参考电压(例如vpl)或可为接地(例如vss)。
18.存储器装置100可包含以例如网格状图案的图案布置的一或多个存取线(例如一或多个字线110及一或多个数字线115)。存取线可为与存储器单元105耦合的导电线，且可用于对存储器单元105执行存取操作。在一些实例中，字线110可称为行线。在一些实例中，数字线115可称为列线或位线。在不失理解或操作的情况下，所提及的存取线、行线、列线、字线、数字线或位线或其类似物可互换。存储器单元105可定位于字线110与数字线115的相交点处。
19.例如读取及写入的操作可通过激活或选择例如字线110或数字线115中的一或多者的存取线来对存储器单元105执行。通过加偏压于字线110及数字线115(例如，将电压施加到字线110或数字线115)，单个存储器单元105可在其相交点处被存取。二维或三维配置中字线110与数字线115的相交点可称为存储器单元105的地址。
20.存取存储器单元105可通过行解码器120或列解码器125来控制。举例来说，行解码器120可从本地存储器控制器160接收行地址且基于所接收行地址激活字线110。列解码器125可从本地存储器控制器160接收列地址且基于所接收列地址激活数字线115。
21.选择或取消选择存储器单元105可通过使用字线110激活或取消激活切换组件135来实现。电容器130可使用切换组件135与数字线115耦合。举例来说，当取消激活切换组件135时，电容器130可与数字线115隔离，及当激活切换组件135时，电容器130可与数字线115耦合。
22.字线110可为与存储器单元105电子通信的导电线，其可用于对存储器单元105执行存取操作。在一些架构中，字线110可与存储器单元105的切换组件135的栅极耦合且可操作以控制存储器单元的切换组件135。在一些架构中，字线110可与存储器单元105的电容器的节点耦合且存储器单元105可不包含切换组件。
23.数字线115可为连接存储器单元105与感测组件145的导电线。在一些架构中，存储器单元105可在存取操作的部分期间选择性与数字线115耦合。举例来说，存储器单元105的字线110及切换组件135可操作以耦合及/或隔离存储器单元105的电容器130与数字线115。在一些架构中，存储器单元105可与数字线115耦合。
24.感测组件145可操作以检测存储于存储器单元105的电容器130上的状态(例如电荷)且基于所存储状态确定存储器单元105的逻辑状态。感测组件145可包含一或多个感测放大器以放大或否则转换源自存取存储器单元105的信号。感测组件145可比较从存储器单元105检测到的信号与参考150(例如参考电压)。存储器单元105的检测到的逻辑状态可提供为感测组件145的输出(例如，到输入/输出155)，且可向包含存储器装置100的存储器装置的另一组件指示检测到的逻辑状态。
25.本地存储器控制器160可通过各种组件(例如行解码器120、列解码器125、感测组件145)控制存储器单元105的存取。在一些实例中，行解码器120、列解码器125及感测组件145中的一或多者可与本地存储器控制器160共同定位。本地存储器控制器160可操作以：从一或多个不同存储器控制器(例如与主机装置相关联的外部存储器控制器、与存储器装置100相关联的另一控制器)接收命令或数据中的一或多者；将命令或数据(或两者)转译为可由存储器装置100使用的信息；对存储器装置100执行一或多个操作；及基于执行一或多个操作来将数据从存储器装置100传送到主机装置。本地存储器控制器160可产生行信号及列地址信号来激活目标字线110及目标数字线115。本地存储器控制器160还可产生及控制在
存储器装置100的操作期间使用的各种电压或电流。一般来说，本文中论述的所施加电压或电流的振幅、形状或持续时间可变化且可因在操作存储器装置100中论述的各种操作而不同。
26.本地存储器控制器160可操作以对存储器装置100的一或多个存储器单元105执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等等。在一些实例中，存取操作可由本地存储器控制器160响应于各种存取命令(例如，来自主机装置)而执行或否则协调。本地存储器控制器160可操作以执行此处未列出的其它存取操作或与存取存储器单元105不直接相关的存储器装置100的操作相关的其它操作。
27.本地存储器控制器160可操作以对存储器装置100的一或多个存储器单元105执行写入操作(例如编程操作)。在写入操作期间，存储器装置100的存储器单元105可经编程以存储期望逻辑状态。本地存储器控制器160可识别对其执行写入操作的目标存储器单元105。本地存储器控制器160可识别与目标存储器单元105(例如目标存储器单元105的地址)耦合的目标字线110及目标数字线115。本地存储器控制器160可激活目标字线110及目标数字线115(例如，将电压施加到字线110或数字线115)以存取目标存储器单元105。本地存储器控制器160可在写入操作期间将特定信号(例如写入脉冲)施加到数字线115以将特定状态(例如电荷)存储于存储器单元105的电容器130中。用作写入操作的部分的脉冲可包含一持续时间内的一或多个电压电平。
28.本地存储器控制器160可操作以对存储器装置100的一或多个存储器单元105执行读取操作(例如感测操作)。在读取操作期间，可确定存储于存储器装置100的存储器单元105中的逻辑状态。本地存储器控制器160可识别对其执行读取操作的目标存储器单元105。本地存储器控制器160可识别与目标存储器单元105(例如目标存储器单元105的地址)耦合的目标字线110及目标数字线115。本地存储器控制器160可激活目标字线110及目标数字线115(例如，将电压施加到字线110或数字线115)以存取目标存储器单元105。目标存储单元105可响应于加偏压于存取线而将信号转移到感测组件145。感测组件145可放大信号。本地存储器控制器160可激活感测组件145(例如，锁存感测组件)且借此比较从存储器单元105接收的信号与参考150。基于所述比较，感测组件145可确定存储于存储单元105上的逻辑状态。
29.在一些实例中，存储器装置100可包含一或多个熔丝，其存储用于操作包含存储器单元105的存储器阵列的信息(例如修剪信息、系统信息、修复信息)。在存储器装置100通电之后，由熔丝存储的信息可传送(例如，广播)到锁存器用于存储及存取(例如，通过存储器装置100)。锁存器也可称为锁存电路、锁存组件或其它合适术语，且经配置以存储来自熔丝的信息的锁存器也可称为熔丝锁存器、熔丝锁存电路、熔丝锁存组件或其它合适术语。由熔丝存储或从熔丝传送的信息可称为熔丝信息。
30.在一些其它技术及设备中，锁存器可安置于包含存储器阵列及存储器装置100的其它组件的相同衬底(例如基底衬底)上，这可能是对基底衬底的低效使用。根据本文中描述的技术，包含垂直晶体管的锁存器可安置于基底衬底之上。举例来说，锁存器可至少部分安置于基底衬底之上的额外衬底(或其它材料)内，其可允许在基底衬底上安置其它组件、允许减小基底衬底的大小或两者以及其它优点。
31.图2说明根据本文中公开的实例的支持垂直晶体管熔丝锁存器的存储器装置200的实例。存储器装置200可包含基底衬底205(例如硅衬底)及上衬底210(例如多晶硅衬底、硅锗(sige)衬底、氧化铟镓锌(igzo)衬底)。在一些实例中，上衬底210可通过一或多个材料与基底衬底205分离。在此类实例中，上衬底210可不直接接触基底衬底205，而在其它实例中，上衬底210可直接接触基底衬底205。为了说明，可参考坐标系201的x方向、y方向及z方向来描述存储器装置200的方面。在一些实例中，z方向可说明垂直于基底衬底205的表面(例如xy平面中的表面、其它材料可沉积于其上或其上方的表面)的方向。如由xz平面中其相应横截面说明，基底衬底205及上衬底210可在y方向及x方向上延伸一定距离。
32.尽管相对于基底衬底及上衬底描述，但本文中描述的技术可使用其它材料的各种其它层来实施。
33.基底衬底205可包含各自在y方向上延伸的区215及区225。也可称为外围位点的区215可包含用于操作存储器阵列230的逻辑及电路系统或与所述逻辑及电路系统耦合。举例来说，区215可与存储体逻辑、间距单元、感测放大器、子字线驱动器(swd)或其组合以及其它组件耦合(例如，接触)。区225可包含存储器阵列230或与存储器阵列230耦合，存储器阵列230可安置于区225的衬底上或至少部分安置于区225的衬底内。举例来说，存储器阵列230的存储器单元的电容组件(例如电容器)可在区225之上且用于存储器单元的各种存取线(例如字线、数字线)可至少部分安置于区225的衬底上或内。然而，存储器装置200的其它配置是可预期的且在本公开的范围内。在一些实例中，用于与另一装置(例如主机装置)通信的输入-输出(i/o)电路系统可在上衬底210之上(例如，在后段工艺(beol)部分250内或与beol部分250耦合)。beol部分250可包含各种材料(例如金属材料、电介质材料)且可提供存储器装置200的个别组件(例如芯片到封装连接)的互连(例如触点、绝缘层、金属层、接合位点)。
34.存储器装置200还可包含一组锁存器235，其可为包含至少一个垂直晶体管的锁存器。锁存器235还可称为垂直晶体管锁存器或薄膜晶体管(tft)锁存器以及其它合适术语。锁存器235可经配置以存储来自与锁存器235耦合的熔丝的信息(或可能原本已存储于熔丝中的信息)。由于各种原因(例如，由于工艺差异)，与非垂直晶体管相反，针对锁存器235使用垂直晶体管可允许锁存器235至少部分安置于上衬底210上或内，这可释放基底衬底205上在其它不同实例中原本可用于锁存器235的空间。
35.现参考锁存器235-a，其可为锁存器235的实例。锁存器235-a可经配置以存储(例如保留、保存)来自熔丝的信息(例如输出状态)。
36.锁存器235-a可包含一定数量的垂直晶体管群组，如扩展图中展示。举例来说，锁存器235-a可包含垂直晶体管群组tg1到tg6。每一晶体管群组可包含一或多个垂直晶体管，其在一些实例中可并联连接且以集体(例如统一)方式操作(例如，基本上作为单个垂直晶体管)。举例来说，如图2中展示，每一晶体管群组可包含并联连接的四个垂直晶体管。然而，每晶体管群组的垂直晶体管的其它数量是可预期的且在本公开的范围内。并联使用多个垂直晶体管可允许使用较薄沟道(且不降低电流容量)，这又可改进(相对于较厚沟道)用于形成垂直晶体管的材料的电流性质。每晶体管群组多个垂直晶体管的使用可增加锁存器235-a的可靠性(例如，通过降低软错误的发生率)以及其它优点。
37.垂直晶体管可包含由一或多个支柱或其它结构形成的沟道部分(例如，至少部分
由例如多晶硅、sige、igzo的多晶半导体形成)及栅极部分(例如导体，例如钛(ti)、氮化钛(tin)、钌(ru)、钨(w)或钼(mo)，其邻近于、沿着或至少部分环绕沟道部分形成)。栅极部分可经配置以基于栅极部分的电压来激活沟道部分(例如，打开或关闭沟道部分的导电路径)。举例来说，栅极部分(表示为g)可经配置以激活垂直晶体管的漏极部分(表示为d)与源极部分(表示为s)之间的沟道，使得电流可流过沟道。垂直晶体管的栅极部分、漏极部分及源极部分也可分别称为栅极端子、漏极端子及源极端子。垂直晶体管也可称为支柱晶体管、tft或其它合适术语。尽管展示为顶部上的源极部分及底部上的漏极部分，但垂直晶体管的部分可基于施加到垂直晶体管的布线及电压反转。
38.在一些实例中，锁存器235-a可包含n型垂直晶体管及p型垂直晶体管。n型垂直晶体管可为包含n掺杂材料、p掺杂材料、n掺杂材料堆叠(例如n掺杂漏极部分、p掺杂栅极部分及n掺杂源极部分)的晶体管。替代地(例如，在多晶硅沟道的情况中)，源极部分及漏极部分可为多晶硅的n掺杂部分且栅极部分(例如金属侧壁区)可为未掺杂的。因此，n型垂直晶体管可使用电子流来载送电荷，且因此可展现类似于n型晶体管的其它(例如非垂直)实例的特性(且类似于其操作)。p型垂直晶体管可为包含p掺杂材料、n掺杂材料、p掺杂材料堆叠(例如p掺杂漏极部分、n掺杂栅极部分及p掺杂源极部分)的晶体管。替代地(例如，在多晶硅沟道的情况中)，源极部分及漏极部分可为多晶硅的p掺杂部分且栅极部分(例如金属侧壁区)可为未掺杂的。因此，p型垂直晶体管可使用空穴流来载送电荷，且因此可展现类似于p型晶体管的其它(例如非垂直)实例的特性(且类似于其操作)。在锁存器235中使用p型垂直晶体管可减少锁存器235的功耗(例如，因为激活p型垂直晶体管所需的栅极电压低于n型垂直晶体管)。
39.锁存器235-a可与控制电路240耦合，控制电路240可包含一组切换组件，例如垂直晶体管(例如，在上衬底210内)或非垂直晶体管(例如，安置于基底衬底205上及/或至少部分安置于基底衬底205内)。控制电路240可由选择(sel)信号(例如，其可与控制器相关或来自控制器，例如本地存储器控制器160)控制且可经配置以基于选择信号选择性耦合锁存器235-a与对应熔丝(例如，来自用于存储器阵列230的熔丝阵列)。举例来说，选择信号可施加到晶体管群组tg1及tg2的栅极端子，其可基于可从一或多个熔丝或控制电路输出的所施加信号fuse_t及fuse_b来传导电流。在一些实例中，fuse_t及fuse_b的输入线可由多个锁存器235共享。在一些实例中，熔丝阵列可在基底衬底205的区215之上。
40.锁存器235-a可经配置以在输出节点245处存储输入信号(例如fuse_t及fuse_b)的状态。具体来说，锁存器235-a可包含晶体管群组tg3及晶体管群组tg4，其可包含耦合在一起(例如，经由导电线)且经配置以从控制电路240接收输入信号(例如fuse_b)的相应栅极端子。晶体管群组tg3及tg4的栅极端子也可与晶体管群组tg5的端子(例如漏极端子)耦合且与晶体管群组tg6的端子(例如源极端子)耦合。晶体管群组tg3可包含与电压源vdd耦合的第一组端子(例如源极端子)及与晶体管群组tg4耦合的第二组端子(例如漏极端子)。晶体管群组tg4可包含与电压源vss耦合的第一组端子(例如漏极端子)及与晶体管群组tg3耦合的第二组端子(例如源极端子)。电压源vdd可具有高于电压源vss的电压。在一些实例中，电压源vdd具有正电压且电压源vss具有负电压。
41.锁存器235-a还可包含晶体管群组tg5及晶体管群组tg6，其可包含耦合在一起(例如，经由导电线)且经配置以从控制电路240接收输入信号(例如fuse_t)的相应栅极端子。
晶体管群组tg5及tg6的栅极端子也可与晶体管群组tg3的端子(例如漏极端子)耦合且与晶体管群组tg4的端子(例如源极端子)耦合。晶体管群组tg5可包含与电压源vdd耦合的第一组端子(例如源极端子)及与晶体管群组tg6耦合的第二组端子(例如漏极端子)。晶体管群组tg6可包含与电压源vss耦合的第一组端子(例如漏极端子)及与晶体管群组tg5耦合的第二组端子(例如源极端子)。
42.因此，晶体管群组tg3及tg4的栅极端子可耦合在一起，晶体管群组tg3及tg5的漏极端子可与晶体管群组tg4及tg6的相应源极端子耦合，且晶体管群组tg5及tg6的栅极端子可耦合在一起，以及图2中说明的其它连接。
43.通过针对锁存器235使用垂直晶体管，锁存器235可至少部分安置于上衬底210内。因此，基底衬底205上原本用于锁存器235的空间可留给其它组件，基底衬底的大小可减小，或两者，以及其它优点。
44.图3说明根据本文中公开的实例的支持垂直晶体管熔丝锁存器的锁存器300的实例。锁存器300可为参考图2描述的锁存器235的实例，且因此可包含定位于基底衬底之上的上衬底(或其它材料)内的垂直晶体管。为了说明，可参考坐标系301的x方向、y方向及z方向来描述锁存器300的方面。在一些实例中，z方向可说明垂直于基底衬底的表面(例如xy平面中的表面、其它材料可沉积于其上或其上方的表面)的方向。连接锁存器300的晶体管群组的导电线(由各种阴影图案说明)可以三维(3d)方式延伸通过上衬底。举例来说，图3展示使导电线在y方向上在彼此后面或前面布线的第一选项。在图3中，在y方向上在其它导电线后面的导电线展示为在其它导电线下面消失。导电线也可称为连接、导电迹线、电迹线或其它合适术语。
45.锁存器300可为参考图2描述的锁存器235-a的实例，且因此可包含晶体管群组tg3到tg6。晶体管群组tg3到tg6可如图2展示及描述那样逻辑连接。但原本可在一个平面中穿越的导电线可安置于不同平面中。举例来说，耦合晶体管群组tg3的漏极端子与晶体管群组tg4的源极端子(及晶体管群组tg5及tg6的栅极端子)的导电线l1的至少一第一部分(例如部分p0)可安置于耦合晶体管群组tg3及tg4的栅极端子与晶体管群组tg5的漏极端子及晶体管群组tg6的源极端子的导电线l2的至少一第一部分前面(关于y方向)。在一些实例中，导电线l1可与控制电路的第一切换组件(例如晶体管群组tg1)耦合且导电线l2可与控制电路的第二切换组件(例如晶体管群组tg2)耦合。
46.另外或替代地，导电线l1的至少一第二部分(例如部分p1)可安置于导电线l2的至少一第二部分前面(关于y方向)。另外或替代地，导电线l1的至少一第三部分(例如部分p2)可安置于导电线l2的至少一第三部分后面(关于y方向)。部分p0可在x方向上定位于晶体管群组tg3与晶体管群组tg4之间；部分p1可在x方向上定位于晶体管群组tg4与晶体管群组tg5之间；且部分p2可在x方向上定位于晶体管群组tg5与晶体管群组tg6之间。
47.在一些实例中，一或多个导电线可用于耦合晶体管群组中垂直晶体管的端子。举例来说，导电线m1可耦合晶体管群组tg3中垂直晶体管的漏极端子，且k0可耦合晶体管群组tg3中垂直晶体管的源极端子。类似晶体管群组内端子连接导电线可用于其它晶体管群组tg4至tg6。使用导电线m1及k0可允许晶体管群组中的垂直晶体管用作或操作为单个垂直晶体管。举例来说，导电线m1可耦合晶体管群组tg3中垂直晶体管的漏极端子，使得漏极端子共同形成晶体管群组tg3的漏极端子。类似地，导电线k0可耦合晶体管群组tg3中垂直晶体
管的源极端子，使得源极端子共同形成晶体管群组tg3的源极端子。
48.因此，导电线可以3d方式延伸(例如，在上衬底或其它材料内)以连接锁存器300中的垂直晶体管。然而，导电线的其它配置及定向是可预期的且在本公开的范围内。
49.图4说明根据本文中公开的实例的支持垂直晶体管熔丝锁存器的锁存器400的实例。锁存器400可为参考图2描述的锁存器235的实例，且因此可包含定位于基底衬底之上的上衬底(或其它材料)内的垂直晶体管。为了说明，可参考坐标系401的x方向、y方向及z方向来描述锁存器400的方面。在一些实例中，z方向可说明垂直于基底衬底的表面(例如xy平面中的表面、其它材料可沉积于其上或其上方的表面)的方向。连接锁存器400的垂直晶体管的导电线(由各种阴影图案说明)可以3d方式延伸通过上衬底。举例来说，图4展示使导电线在y方向上在彼此后面或前面布线的第二选项。在图4中，在y方向上其它导电线后面的导电线展示为在其它导电线下面消失。
50.锁存器400可为参考图2描述的锁存器235-a的实例，且因此可包含晶体管群组tg3到tg6。晶体管群组tg3到tg6可如图2展示及描述那样逻辑连接。但原本可在一个平面中穿越的导电线可安置于不同平面中。举例来说，耦合晶体管群组tg3的漏极端子与晶体管群组tg4的源极端子(及晶体管群组tg5及tg6的栅极端子)的导电线l1的至少一第一部分(例如部分p0)可安置于耦合晶体管群组tg3及tg4的栅极端子与晶体管群组tg5的漏极端子及晶体管群组tg6的源极端子的导电线l2的至少一第一部分前面(关于y方向)。在一些实例中，导电线l1可与控制电路的第一切换组件(例如晶体管群组tg1)耦合且导电线l2可与控制电路的第二切换组件(例如晶体管群组tg2)耦合。
51.另外或替代地，导电线l1的至少一第二部分(例如部分p1)可安置于导电线l2的至少一第二部分前面(关于y方向)。另外或替代地，导电线l1的至少一第三部分(例如部分p2)可安置于导电线l2的至少一第三部分后面(关于y方向)。部分p0可在x方向上定位于晶体管群组tg3与晶体管群组tg4之间；部分p1可在x方向上定位于晶体管群组tg4与晶体管群组tg5之间；且部分p2可在x方向上定位于晶体管群组tg5与晶体管tg6之间。
52.在一些实例中，一或多个导电线可用于耦合晶体管群组中垂直晶体管的端子。举例来说，导电线m1可耦合晶体管群组tg3中垂直晶体管的漏极端子，且k0可耦合晶体管群组tg3中垂直晶体管的源极端子。类似晶体管群组内端子连接导电线可用于其它晶体管群组tg4至tg6。
53.因此，导电线可以3d方式延伸(例如，在上衬底或其它材料内)以连接锁存器400中的垂直晶体管。然而，导电线的其它配置及定向是可预期的且在本公开的范围内。
54.图5说明根据本文中公开的实例的支持垂直晶体管熔丝锁存器的装置500的实例。装置500可为参考图2描述的存储器装置200的一部分的实例。装置500可包含基底衬底505及至少部分安置于上衬底(或其它材料)内的锁存器510。为了说明，可参考坐标系501的x方向、y方向及z方向来描述锁存器510的方面。在一些实例中，z方向可说明垂直于基底衬底505的表面(例如xy平面中的表面、其它材料可沉积于其上或其上方的表面)的方向。连接锁存器510的垂直晶体管的导电线(由各种阴影图案说明)可以3d方式延伸通过上衬底。举例来说，图5展示使导电线在y方向上在彼此后面或前面布线的第三选项。在图5中，在y方向上其它导电线后面的导电线展示为在其它导电线下面消失。
55.图5还可说明锁存器510与控制电路515之间的连接，控制电路515与基底衬底505
耦合(例如，至少部分安置于基底衬底505内)。
56.锁存器510可为参考图2描述的锁存器235-a的实例且因此可包含晶体管群组tg3到tg6。晶体管群组tg3到tg6可如图2展示及描述那样逻辑连接。但原本可在一个平面中穿越的导电线可安置于不同平面中。举例来说，耦合晶体管群组tg3的漏极端子与晶体管群组tg4的源极端子(及晶体管群组tg5及tg6的栅极端子)的导电线l1的至少一第一部分(例如部分p0)可安置于耦合晶体管群组tg3及tg4的栅极端子与晶体管群组tg5的漏极端子及晶体管群组tg6的源极端子的导电线l2的至少一第一部分后面(关于y方向)。导电线l1可与晶体管群组tg1耦合，且导电线l2可与晶体管群组tg2耦合。
57.另外或替代地，导电线l1的至少一第二部分(例如部分p1)可安置于导电线l2的至少一第二部分前面(关于y方向)。另外或替代地，导电线l1的至少一第三部分(例如部分p2)可安置于导电线l2的至少一第三部分前面(关于y方向)。部分p0可在x方向上定位于晶体管群组tg3与晶体管群组tg4之间；部分p1可在x方向上定位于晶体管群组tg4与晶体管群组tg5之间；且部分p2可在x方向上定位于晶体管群组tg5与晶体管tg6之间。
58.导电线l1及l2还可耦合锁存器510与控制电路515，控制电路515是参考图2描述的控制电路240的实例或类似于控制电路240般起作用。举例来说，导电线l1可耦合晶体管群组tg5及tg6的栅极端子与切换组件520-a，切换组件520-a可为非垂直晶体管(例如，至少部分安置于基底衬底505上)或垂直晶体管(例如，安置于基底衬底505之上，可能至少部分在相同于锁存器510的上衬底内)。且导电线l2可耦合晶体管群组tg3及tg4的栅极端子与切换组件520-b，切换组件520-b可为非垂直晶体管(例如，至少部分安置于基底衬底505上)或垂直晶体管(例如，安置于衬底之上，可能至少部分在相同于锁存器510的上衬底内)。因此，切换组件520可为1)如展示那样至少部分安置于基底衬底505内的非垂直晶体管或2)安置于基底衬底505之上的垂直晶体管(如图2中展示)。如所述，切换组件520可经控制(例如，经由选择信号)使得信号fuse_t及fuse_b(其可来自对应于锁存器510的熔丝)选择性施加到锁存器510。
59.在一些实例中，一或多个导电线可用于耦合晶体管群组中垂直晶体管的端子。举例来说，导电线m1可耦合晶体管群组tg3中垂直晶体管的漏极端子，且k0可耦合晶体管群组tg3中垂直晶体管的源极端子。类似晶体管群组内端子连接导电线可用于其它晶体管群组tg4至tg6。
60.因此，导电线可以3d方式延伸(例如，在上衬底或其它材料内)以连接锁存器510中的垂直晶体管以及控制电路515。然而，导电线的其它配置及定向是可预期的且在本公开的范围内。
61.描述一种设备。所述设备可包含：衬底；存储器阵列，其与所述衬底耦合；及锁存器，其经配置以存储来自用于所述存储器阵列的熔丝的信息，所述锁存器包含多个p型垂直晶体管及多个n型垂直晶体管，其各自至少部分安置于所述衬底之上的额外衬底内。
62.在所述设备的一些实例中，所述多个p型垂直晶体管包含与第二p型垂直晶体管耦合的第一p型垂直晶体管。在所述设备的一些实例中，所述多个n型垂直晶体管包含与第二n型垂直晶体管耦合的第一n型垂直晶体管。
63.在一些实例中，所述设备可包含第一导电线，其耦合所述第一p型垂直晶体管的栅极端子与所述第一n型垂直晶体管的栅极端子。在一些实例中，所述设备可包含第二导电
线，其耦合所述第二p型垂直晶体管的栅极端子与所述第二n型垂直晶体管的栅极端子。
64.在一些实例中，所述设备可包含第一导电线，其耦合所述第一n型垂直晶体管的源极端子与所述第一p型垂直晶体管的漏极端子。在一些实例中，所述设备可包含第二导电线，其耦合所述第二n型垂直晶体管的源极端子与所述第二p型垂直晶体管的漏极端子。
65.在一些实例中，所述设备可包含：第一导电线，其耦合所述第一n型垂直晶体管的源极端子及所述第一p型垂直晶体管的漏极端子与所述第二n型垂直晶体管的栅极端子及所述第二p型垂直晶体管的栅极端子；及第二导电线，其耦合所述第二n型垂直晶体管的源极端子及所述第二p型垂直晶体管的漏极端子与所述第一n型垂直晶体管的栅极端子及所述第一p型垂直晶体管的栅极端子。
66.在一些实例中，所述设备可包含第一多个导电线，其中所述第一多个中的每一导电线耦合可并联连接的所述多个p型垂直晶体管的相应组的源极端子。在一些实例中，所述设备可包含第二多个导电线，其中所述第二多个中的每一导电线耦合可并联连接的所述多个n型垂直晶体管的相应组的漏极端子。
67.在一些实例中，所述设备可包含一组晶体管，其安置于所述衬底上且经配置以选择性耦合所述锁存器与所述熔丝。在所述设备的一些实例中，所述存储器阵列包含定位于所述衬底的第一区之上的存储器单元。在所述设备的一些实例中，所述锁存器可定位于所述衬底的第二区之上。
68.在一些实例中，所述设备可包含逻辑，其安置于所述衬底的所述第二区上且经配置用于操作所述存储器阵列。在所述设备的一些实例中，所述存储器阵列包含dram阵列。
69.描述另一设备。所述设备可包含：存储器阵列，其与衬底耦合；熔丝，其用于所述存储器阵列；及锁存器，其至少部分在所述衬底之上的额外衬底内且经配置以存储来自所述熔丝的信息，所述锁存器包含：第一p型垂直晶体管，其包含栅极端子及漏极端子；第一n型垂直晶体管，其包含与所述第一p型垂直晶体管的所述栅极端子耦合的栅极端子且包含与所述第一p型垂直晶体管的所述漏极端子耦合的源极端子；第二p型垂直晶体管，其包含栅极端子及漏极端子；及第二n型垂直晶体管，其包含与所述第二p型垂直晶体管的所述栅极端子耦合的栅极端子且包含与所述第二p型垂直晶体管的所述漏极端子耦合的源极端子。
70.在一些实例中，所述设备可包含导电线网络，其耦合所述第一p型垂直晶体管、所述第一n型垂直晶体管、所述第二p型垂直晶体管及所述第二n型垂直晶体管，其中所述导电线网络以三维方式延伸通过所述额外衬底。
71.在一些实例中，所述设备可包含一组晶体管，其与所述衬底耦合且经配置以选择性耦合所述熔丝与所述第一p型垂直晶体管及所述第一n型垂直晶体管的所述相应栅极端子。
72.在一些实例中，所述设备可包含第一导电线，其耦合所述第一n型垂直晶体管的所述源极端子及所述第一p型垂直晶体管的所述漏极端子与所述第二n型垂直晶体管的所述栅极端子及所述第二p型垂直晶体管的所述栅极端子。在一些实例中，所述设备可包含第二导电线，其耦合所述第二n型垂直晶体管的所述源极端子及所述第二p型垂直晶体管的所述漏极端子与所述第一n型垂直晶体管的所述栅极端子及所述第一p型垂直晶体管的所述栅极端子。
73.在一些实例中，所述设备可包含与所述第一n型垂直晶体管的漏极端子耦合的第
一负电压供应器及与所述第二n型垂直晶体管的漏极端子耦合的第二负电压供应器。在一些实例中，所述设备可包含与所述第一p型垂直晶体管的源极端子耦合的第一正电压供应器及与所述第二p型垂直晶体管的源极端子耦合的第二正电压供应器。
74.在所述设备的一些实例中，所述存储器阵列可至少部分安置于所述衬底的第一区内。在一些实例中，所述锁存器可在所述衬底的第二区之上。
75.描述另一种设备。所述设备可包含：第一衬底；存储器阵列，其与所述第一衬底耦合且至少部分安置于所述第一衬底之上；锁存器的第一p型垂直晶体管，所述锁存器经配置以存储来自用于所述存储器阵列的熔丝的信息，所述第一p型垂直晶体管至少部分在所述第一衬底之上的第二衬底内；及所述锁存器的第一n型垂直晶体管，所述第一n型垂直晶体管至少部分在所述第一衬底之上的所述第二衬底内。
76.在一些实例中，所述设备可包含第一导电线，其耦合所述第一p型垂直晶体管的栅极端子与所述第一n型垂直晶体管的栅极端子。在一些实例中，所述设备可包含第二导电线，其耦合所述第一p型垂直晶体管的漏极端子与所述第一n型垂直晶体管的源极端子。
77.在一些实例中，所述设备可包含所述锁存器的第二p型垂直晶体管，所述第二p型垂直晶体管至少部分在可位于所述第一衬底之上的所述第二衬底内。在一些实例中，所述设备可包含所述锁存器的第二n型垂直晶体管，所述第二n型垂直晶体管至少部分在可位于所述第一衬底之上的所述第二衬底内。
78.在一些实例中，所述设备可包含第三导电线，其耦合所述第二p型垂直晶体管的栅极端子与所述第二n型垂直晶体管的栅极端子。在一些实例中，所述设备可包含第四导电线，其耦合所述第二p型垂直晶体管的漏极端子与所述第二n型垂直晶体管的源极端子。
79.本文中描述的信息及信号可使用各种不同科技及技术中的任一者来表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，信号可表示信号的总线，其中总线可具有各种位宽度。
80.术语“电子通信”、“导电接触”、“连接”及“耦合”可指代支持信号在组件之间流动的组件之间的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么可认为组件彼此电子通信(或彼此导电接触、连接或耦合)。在任何给定时间，基于包含经连接组件的装置的操作，彼此电子通信(或彼此导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些实例中，经连接组件之间的信号流动可例如使用一或多个中间组件(例如开关或晶体管)来中断一段时间。
81.术语“耦合”指代从组件之间的开路关系(其中信号当前无法通过导电路径来传送于组件之间)转变为组件之间的闭路关系(其中信号能够通过导电路径来传送于组件之间)的条件。当例如控制器的组件将其它组件耦合在一起时，组件引发允许信号通过先前不容许信号流动的导电路径来流动于其它组件之间的改变。
82.术语“隔离”指代其中信号当前无法流动于组件之间的组件之间的关系。如果组件之间存在开路，那么其彼此隔离。举例来说，当定位于两个组件之间的开关打开时，由开关分离的组件彼此隔离。当控制器隔离两个组件时，控制器引起阻止信号使用先前容许信号
流动的导电路径来流动于组件之间的改变。
83.本文中使用的术语“层”或“级”指代几何结构的阶层或片。每一层或级可具有三个维度(例如高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层或级可为三维结构，其中两个维度大于第三维度，例如薄膜。层或级可包含不同元件、组件及/或材料。在一些实例中，一个层或级可由两个或更多个子层或子级组成。
84.本文中论述的装置(包含存储器阵列)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)或另一衬底上半导体材料外延层。衬底或衬底的子区的导电性可通过使用各种化学物种(包含(但不限于)磷、硼或砷)进行掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法来执行。
85.本文中论述的切换组件或晶体管可表示场效晶体管(fet)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如简并)半导体区。源极及漏极可通过轻掺杂半导体区或沟道分离。如果沟道是n型(即，多数载子是电子)，那么fet可称为n型fet。如果沟道是p型(即，多数载子是空穴)，那么fet可称为p型fet。沟道可由绝缘栅极氧化物封盖。沟道导电性可通过将电压施加到栅极来控制。举例来说，将正电压或负电压分别施加到n型fet或p型fet可导致沟道变为导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“关断”或“取消激活”。
86.本文中结合附图阐述的描述对实例配置进行描述且不表示可实施或在权利要求书的范围内的所有实例。本文中使用的术语“示范性”意味着“充当实例、例子或说明”而非“优选”或“优于其它实例”。详细描述包含提供所描述技术的理解的特定细节。然而，这些技术可在没有这些具体细节的情况下实践。在一些例子中，以框图形式展示众所周知结构及装置以免模糊所描述实例的概念。
87.在附图中，类似组件或特征可具有相同参考标记。此外，相同类型的各种组件可通过使参考标记后跟短划线及区分类似组件的第二标记来区分。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者，不考虑第二参考标记。
88.本文中描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，那么功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本公开及所附权利要求书的范围内。举例来说，由于软件的性质，本文中描述的功能可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何者的组合来实施。实施功能的特征还可物理定位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。
89.举例来说，结合本文中的公开内容描述的各种说明性块及模块可使用经设计以执行本文中描述的功能的通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合实施或执行。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组
合(例如dsp及微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器或任何其它此配置)。
90.如本文中(包含在权利要求书中)使用，项目列表(例如以例如
“…
中的至少一者”或
“…
中的一或多者”的短语开始的项目列表)中使用的“或”指示包含性列表，使得(例如)a、b或c中的至少一者的列表意味着a或b或c或ab或ac或bc或abc(即，a及b及c)。此外，如本文中使用，短语“基于”不应被解释参考一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件a”的示范性步骤可基于条件a及条件b两者。换句话说，如本文中使用，短语“基于”应以相同于短语“至少部分基于”的方式理解。
91.计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，其包含促进计算机程序从一个位置转移到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例而非限制，非暂时性计算机可读媒体可包括ram、rom、电可擦除可编程只读存储器(eeprom)、光盘(cd)rom或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的期望程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接适当地称为计算机可读媒体。举例来说，如果软件使用同轴电缆、光缆、双绞线、数字用户线(dsl)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输，那么同轴电缆、光缆、双绞线、数字用户线(dsl)或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文中使用，磁盘及光盘包含cd、激光光盘、光盘、数字多功能光盘(dvd)、软盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光光学地重现数据。上文的组合也包含于计算机可读媒体的范围内。
92.提供本文中的描述来使所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将明白本公开的各种修改，且在不脱离本公开的范围的情况下，本文中定义的一般原理可应用到其它变化。因此，本公开不限于本文中描述的实例及设计，而是应符合与本文中揭示的原理及新颖特征一致的最广范围。