半导体器件及其制造方法、操作方法与流程

1.本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法、操作方法。


背景技术：

2.功率器件在汽车电子、消费类电子等领域应用十分广泛，主要用作dc-dc转换器、电源管理、稳压器等。在传统的dc-dc转换器中，主要采用横向扩散金属氧化物半导体(ldmos，laterally-diffused mos)作为开关电路，但是，ldmos的栅极上需要连接栅极驱动电路来控制ldmos的开和关，而栅极驱动电路很复杂，导致对ldmos的开和关操作的复杂度增大，且导致dc-dc转换器中的电路设计的复杂度增大。
3.因此，如何对控制ldmos的开和关的方式进行改进是目前亟需解决的问题。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法、操作方法，使得无需在控制栅上连接栅极驱动电路来控制ldmos器件的开和关，从而使得对ldmos器件的开和关操作的复杂度降低，且使得dc-dc转换器等中的电路设计的复杂度降低。
5.为实现上述目的，本发明提供了一种半导体器件
6.衬底，所述衬底中形成有沟槽；
7.第一隔离层，形成于所述沟槽的底壁上；
8.浮栅层，形成于所述沟槽中的所述第一隔离层上，所述浮栅层与所述沟槽侧壁之间夹有隧穿氧化层；
9.控制栅层，形成于所述浮栅层上，且所述控制栅层与所述浮栅层之间夹有栅间介质层，所述控制栅层与所述沟槽侧壁之间夹有第二隔离层；
10.漂移区，形成于所述沟槽外围的所述衬底中；
11.源极区，形成于所述沟槽外围的所述漂移区中，所述源极区与所述浮栅层之间夹有部分所述隧穿氧化层；
12.漏极区，形成于所述源极区远离所述沟槽一侧的所述漂移区中。
13.可选地，所述半导体器件还包括：
14.阱区，形成于所述沟槽外围的所述漂移区中，所述阱区包围所述源极区。
15.可选地，所述隧穿氧化层的厚度小于所述第二隔离层的厚度。
16.可选地，所述浮栅层与所述控制栅层相对的表面具有尖角。
17.可选地，所述半导体器件为对称结构，所述漂移区、所述源极区和所述漏极区环绕所述沟槽。
18.可选地，所述浮栅层和所述控制栅层的纵向剖面形状分别为方形和t形，所述控制栅层的“|”部分的两侧分别形成有一个所述浮栅层；或者，所述浮栅层和所述控制栅层的纵向剖面形状分别为相匹配的凸形和凹形；或者，所述浮栅层和所述控制栅层的纵向剖面形
状均为方形。
19.可选地，所述半导体器件为非对称结构，所述漂移区、所述源极区和所述漏极区至少位于所述沟槽的一侧。
20.可选地，所述浮栅层和所述控制栅层的纵向剖面形状分别为方形和l形，l形的所述控制栅层的内侧面向所述浮栅层；或者，所述浮栅层和所述控制栅层的纵向剖面形状均为l形，l形的所述浮栅层的内侧面向l形的所述控制栅层的内侧；或者，所述浮栅层和所述控制栅层的纵向剖面形状均为方形。
21.本发明还提供一种半导体器件的制造方法，包括：
22.提供一衬底，所述衬底中形成有沟槽；
23.形成第一隔离层于所述沟槽的底壁上；
24.形成隧穿氧化层和浮栅层，所述浮栅层形成于所述沟槽中的所述第一隔离层上，所述隧穿氧化层夹于所述浮栅层与所述沟槽侧壁之间；
25.形成栅间介质层、第二隔离层和控制栅层，所述控制栅层形成于所述浮栅层上，且所述栅间介质层夹于所述控制栅层与所述浮栅层之间，所述第二隔离层夹于所述控制栅层与所述沟槽侧壁之间；
26.形成漂移区于所述沟槽外围的所述衬底中；
27.形成源极区和漏极区于所述沟槽外围的所述漂移区中，所述源极区与所述浮栅层之间夹有部分所述隧穿氧化层，所述漏极区形成于所述源极区远离所述沟槽一侧的所述漂移区中。
28.可选地，在形成所述漂移区于所述沟槽外围的所述衬底中之后且在形成所述源极区和所述漏极区于所述沟槽外围的所述漂移区中之前，所述半导体器件的制造方法还包括：
29.形成阱区于所述沟槽外围的所述漂移区中，所述阱区包围所述源极区。
30.可选地，所述隧穿氧化层的厚度小于所述第二隔离层的厚度。
31.可选地，所述浮栅层与所述控制栅层相对的表面具有尖角。
32.本发明还提供一种半导体器件的操作方法，包括：对所述的半导体器件执行编程操作、擦除操作和读取操作。
33.可选地，当所述漂移区、所述源极区和所述漏极区的掺杂类型为p型时，对所述半导体器件执行编程操作、擦除操作和读取操作的步骤包括：
34.于所述控制栅层施加第一正电压且于所述源极区施加第一负电压，所述漏极区浮空，以对所述半导体器件执行编程操作；
35.于所述控制栅层施加第二正电压，且所述源极区和所述漏极区接地，以对所述半导体器件执行擦除操作；或者，采用紫外线照射所述半导体器件，以对所述半导体器件执行擦除操作；
36.于所述漏极区施加第二负电压，且所述源极区接地，所述控制栅层浮空或接地，以对所述半导体器件执行读取操作。
37.可选地，当所述漂移区、所述源极区和所述漏极区的掺杂类型为n型时，对所述半导体器件执行编程操作、擦除操作和读取操作的步骤包括：
38.于所述控制栅层施加第三负电压且于所述源极区施加第三正电压，所述漏极区浮
空，以对所述半导体器件执行编程操作；
39.于所述控制栅层施加第四负电压，且所述源极区和所述漏极区接地，以对所述半导体器件执行擦除操作；或者，采用紫外线照射所述半导体器件，以对所述半导体器件执行擦除操作；
40.于所述漏极区施加第四正电压，且所述源极区接地，所述控制栅层浮空或接地，以对所述半导体器件执行读取操作。
41.与现有技术相比，本发明的技术方案具有以下有益效果：
42.1、本发明的半导体器件，由于浮栅层和控制栅层形成于衬底的沟槽中，且漂移区、源极区和漏极区形成于所述沟槽外围的所述衬底中，使得将存储器件与ldmos器件集成在一起，进而使得所述半导体器件本身具备存储电荷的功能，从而使得通过控制半导体器件中的浮栅层中的电子(ldmos器件为pldmos器件时)或空穴(ldmos器件为nldmos器件时)数量即可实现对ldmos器件的开和关的控制，而无需在所述控制栅上连接栅极驱动电路来控制ldmos器件的开和关，从而使得对ldmos器件的开和关操作的复杂度降低，且使得dc-dc转换器等中的电路设计的复杂度降低。
43.2、本发明的半导体器件的制造方法，通过将浮栅层和控制栅层形成于衬底的沟槽中，且形成漂移区、源极区和漏极区于所述沟槽外围的所述衬底中，使得将存储器件与ldmos器件集成在一起，进而使得所述半导体器件本身具备存储电荷的功能，从而使得通过控制半导体器件中的浮栅层中的电子(ldmos器件为pldmos器件时)或空穴(ldmos器件为nldmos器件时)数量即可实现对ldmos器件的开和关的控制，而无需在所述控制栅上连接栅极驱动电路来控制ldmos器件的开和关，从而使得对ldmos器件的开和关操作的复杂度降低，且使得dc-dc转换器等中的电路设计的复杂度降低。
44.3、本发明的半导体器件的操作方法，对所述半导体器件的编程操作、擦除操作和读取操作均是通过外界加压实现，使得通过调整所施加电压的大小即可实现所述浮栅层中的电子(ldmos器件为pldmos器件时)或空穴(ldmos器件为nldmos器件时)数量可调，进而使得沟道的反型程度可调，从而使得ldmos器件的阈值电压能够连续可调，ldmos器件的阈值电压的可控性更好，实现了存储器件与ldmos器件的完美融合。
附图说明
45.图1是本发明一实施例的半导体器件的版图；
46.图2a～图2c是图1所示的半导体器件沿aa’方向的剖面示意图；
47.图3是本发明一实施例的半导体器件的版图；
48.图4a～图4c是图3所示的半导体器件沿bb’方向的剖面示意图；
49.图5是本发明一实施例的半导体器件的制造方法的流程图。
50.其中，附图1～图5的附图标记说明如下：
51.11-衬底；111-沟槽隔离结构；12-沟槽；121-第一隔离层；122-氧化层；123-浮栅层；124-绝缘材料层；125-控制栅层；126-侧墙；13-漂移区；14-阱区；15-源极区；16-漏极区；17-金属硅化物层；18-层间介质层；181-导电插塞；182-金属层。
具体实施方式
52.为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法、操作方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
53.本发明一实施例提供了一种半导体器件，包括：衬底，所述衬底中形成有沟槽；第一隔离层，形成于所述沟槽的底壁上；浮栅层，形成于所述沟槽中的所述第一隔离层上，所述浮栅层与所述沟槽侧壁之间夹有隧穿氧化层；控制栅层，形成于所述浮栅层上，且所述控制栅层与所述浮栅层之间夹有栅间介质层，所述控制栅层与所述沟槽侧壁之间夹有第二隔离层；漂移区，形成于所述沟槽外围的所述衬底中；源极区，形成于所述沟槽外围的所述漂移区中，所述源极区与所述浮栅层之间夹有部分所述隧穿氧化层；漏极区，形成于所述源极区远离所述沟槽一侧的所述漂移区中。
54.下面参阅图1～图4c更为详细的介绍本实施例提供的半导体器件。
55.所述衬底11中形成有沟槽12。
56.所述衬底11的材质可以为本领域技术人员熟知的任意合适的材料。
57.所述衬底11可以为体衬底或者soi(semiconductor on insulator，绝缘体上半导体)衬底，所述体衬底例如为硅、锗、gan等半导体领域常用的衬底，所述soi衬底例如为绝缘体上硅或绝缘体上锗衬底。soi衬底包括下层衬底、绝缘埋层和上层半导体层。
58.所述第一隔离层121形成于所述沟槽12的底壁上。
59.所述衬底11中还可形成有用于形成沟槽隔离结构111的环形沟槽，所述沟槽隔离结构111用于起到隔离作用，所述环形沟槽环绕所述沟槽12。其中，当所述半导体器件为对称结构时，如图1所示，所述沟槽12位于所述环形沟槽(即所述沟槽隔离结构111所在的位置)所环绕区域的中心，所述沟槽12与所述环形沟槽未连通；当所述半导体器件为非对称结构时，如图3所示，所述沟槽12的一侧与所述环形沟槽连通。其中，所述对称结构是指以所述沟槽12在平行于所述衬底11顶面方向的中心线(即图1中所示的cc’)沿着垂直于所述衬底11顶面方向延伸形成的对称面呈对称结构。
60.优选的，所述沟槽12和所述环形沟槽的深度相同。
61.当所述衬底11为soi衬底时，优选所述沟槽12和所述环形沟槽贯穿所述上层半导体层后暴露出所述绝缘埋层，使得所述第一隔离层121与所述绝缘埋层接触，且所述沟槽隔离结构111与所述绝缘埋层接触。
62.如图1和图3所示，所述沟槽12的横截面(即在平行于所述衬底11顶面的方向上)形状可以为长方形。
63.所述浮栅层123形成于所述沟槽12中的所述第一隔离层121上，所述浮栅层123与所述沟槽12侧壁之间夹有隧穿氧化层。
64.其中，所述浮栅层123可以覆盖部分或全部的所述第一隔离层121，所述浮栅层123的顶面低于所述衬底11的顶面。
65.在图2a～图2c和图4a～图4c所示的实施例中，所述沟槽12的侧壁上形成有氧化层122，所述浮栅层123与所述沟槽12侧壁之间的所述氧化层122作为所述隧穿氧化层。其中，需要说明的是，当所述半导体器件为非对称结构时，所述沟槽12与所述环形沟槽连通一侧的侧壁上未形成所述氧化层122。
66.并且，所述浮栅层123与所述沟槽12侧壁之间以外的氧化层122可以保留或者被刻蚀去除。
67.所述控制栅层125形成于所述浮栅层123上，且所述控制栅层125与所述浮栅层123之间夹有栅间介质层，所述控制栅层125与所述沟槽12侧壁之间夹有第二隔离层。
68.其中，在图2a～图2c和图4a～图4c所示的实施例中，所述浮栅层123的表面和所述沟槽12的侧壁上形成有绝缘材料层124，若所述浮栅层123仅覆盖部分的所述第一隔离层121，则所述绝缘材料层124还可形成于未被覆盖的所述第一隔离层121上，所述控制栅层125与所述浮栅层123之间的绝缘材料层124作为所述栅间介质层；其中，若所述浮栅层123与所述沟槽12侧壁之间以外的氧化层122被保留，则所述控制栅层125与所述沟槽12侧壁之间的绝缘材料层124和氧化层122共同构成所述第二隔离层；若所述浮栅层123与所述沟槽12侧壁之间以外的氧化层122被刻蚀去除，则所述控制栅层125与所述沟槽12侧壁之间的绝缘材料层124作为所述第二隔离层。需要说明的是，所述第二隔离层不仅限于上述的组成。
69.优选地，所述浮栅层123与所述控制栅层125相对的表面具有尖角，此时，所述半导体器件可以为对称结构或非对称结构。在图2a～图2b以及图4a～图4b所示的实施例中，尖角均为l形的拐角(即尖角为直角)，所述控制栅层125具有至少一个l形的内拐角，所述浮栅层123具有至少一个l形的外拐角，所述控制栅层125的内拐角与所述浮栅层123的外拐角相对设置。本领域技术人员可以理解的是，尖角不仅限于图2a～图2b以及图4a～图4b所示的l形的拐角，也可以是其他设计，比如鸟嘴状、或其他非直角状。
70.其中，在一些实施例中，当所述半导体器件为对称结构时，如图2a所示，所述浮栅层123和所述控制栅层125的纵向剖面(即在垂直于所述衬底11顶面的方向上的剖面)形状分别为方形和t形，t形的所述控制栅层125在垂直于所述衬底11顶面方向上的中心线为对称结构的对称轴，t形的所述控制栅层125的“|”部分的两侧分别对称地形成有一个所述浮栅层123，所述浮栅层123仅覆盖部分的所述第一隔离层121，t形的所述控制栅层125的“|”部分与所述第一隔离层121之间还可形成有所述绝缘材料层124，t形的所述控制栅层125具有两个l形的内拐角，两个所述浮栅层123分别具有一个l形的外拐角，所述控制栅层125的两个内拐角分别与两个所述浮栅层123的外拐角相对设置；或者，所述浮栅层123和所述控制栅层125的纵向剖面形状分别为相匹配的凸形和凹形，其中，所述浮栅层123为凸形且所述控制栅层125为凹形，或者，所述浮栅层123为凹形且所述控制栅层125为凸形，以所述浮栅层123为凸形且所述控制栅层125为凹形为例，如图2b所示，凸形的所述浮栅层123的凸出部分延伸进入凹形的所述控制栅层125的凹陷部分中，所述浮栅层123与所述控制栅层125在垂直于所述衬底11顶面方向上的中心线的连线为对称结构的对称轴，所述浮栅层123覆盖全部的所述第一隔离层121，所述控制栅层125的凹陷部分具有两个l形的内拐角，所述浮栅层123的凸出部分具有两个l形的外拐角。
71.或者，在另一些实施例中，当所述半导体器件为非对称结构时，如图4a所示，所述浮栅层123和所述控制栅层125的纵向剖面形状分别为方形和l形，所述浮栅层123仅覆盖部分的所述第一隔离层121，所述控制栅层125的底部与所述第一隔离层121之间还可形成有所述绝缘材料层124，l形的所述控制栅层125的内侧面向所述浮栅层123，使得所述控制栅层125的内拐角与所述浮栅层123的外拐角相对设置；或者，如图4b所示，所述浮栅层123和所述控制栅层125的纵向剖面形状均为l形，所述浮栅层123仅覆盖部分的所述第一隔离层
121，l形的所述浮栅层123的内侧面向l形的所述控制栅层125的内侧。
72.需要说明的是，所述浮栅层123和所述控制栅层125的形状不仅限于图2a～图2b和图4a～图4b所示的实施例，在其他实施例中，所述浮栅层123的纵向剖面形状可以为具有至少两个梳齿的梳形，所述控制栅层125的纵向剖面形状可以为具有至少三个梳齿的梳形，所述浮栅层123的梳齿插入所述控制栅层125的相邻两个梳齿的间隙中，此时，所述控制栅层125的凹陷部分具有至少四个l形的内拐角，所述浮栅层123的凸出部分具有至少四个l形的外拐角；或者，所述浮栅层123与所述控制栅层125相对的表面的尖角为锐角或钝角。
73.另外，在其他实施例中，所述浮栅层123与所述控制栅层125相对的表面可以不具有尖角，此时，所述半导体器件也可以为对称结构或非对称结构。其中，当所述半导体器件为对称结构时，如图2c所示，所述浮栅层123和所述控制栅层125的纵向剖面形状均为方形，所述浮栅层123覆盖全部的所述第一隔离层121，所述浮栅层123与所述控制栅层125在垂直于所述衬底11顶面方向上的中心线的连线为对称结构的对称轴；或者，当所述半导体器件为非对称结构时，如图4c所示，所述浮栅层123和所述控制栅层125的纵向剖面形状均为方形，所述浮栅层123仅覆盖部分的所述第一隔离层121。
74.并且，当所述半导体器件为对称结构时，如图2a～图2c所示，所述浮栅层123与所述沟槽12的每个侧壁之间均形成有所述隧穿氧化层，所述控制栅层125与所述沟槽12的每个侧壁之间均形成有所述第二隔离层；当所述半导体器件为非对称结构时，由于所述沟槽12的一侧与所述环形沟槽连通，所述浮栅层123仅覆盖部分的所述第一隔离层121，如图4a～图4c所示，使得仅所述沟槽12未与所述环形沟槽连通一侧的侧壁与所述浮栅层123之间夹有所述隧穿氧化层，所述沟槽12与所述环形沟槽连通一侧的侧壁与所述浮栅层123、所述控制栅层125之间可以夹有所述第二隔离层。
75.所述绝缘材料层124的材质可以为氧化硅、氮氧化硅或氮化硅等绝缘材料中的至少一种，例如所述绝缘材料层124为氧化硅/氮化硅/氧化硅的叠层结构。
76.所述控制栅层125的顶面与所述衬底11的顶面齐平，或者，所述控制栅层125的顶面低于所述衬底11的顶面，此时，所述控制栅层125的侧壁上无需形成侧墙；或者，所述控制栅层125的顶面高于所述衬底11的顶面，此时，如图2a～2c以及图4a～图4c所示，所述控制栅层125高于所述衬底11顶面的部分的侧壁上形成有侧墙126。
77.优选的，所述隧穿氧化层的厚度小于所述第二隔离层的厚度，所述隧穿氧化层的厚度小于所述栅间介质层的厚度。
78.优选的，所述隧穿氧化层的厚度为所述第二隔离层的厚度不小于所述栅间介质层的厚度为
79.所述漂移区13形成于所述沟槽12外围的所述衬底11中，所述漂移区13形成于所述沟槽隔离结构111所环绕的所述衬底11中。
80.所述源极区15形成于所述沟槽12外围的所述漂移区13中，所述漏极区16形成于所述源极区15远离所述沟槽12一侧的所述漂移区13中。
81.所述半导体器件还包括：
82.阱区14，形成于所述沟槽12外围的所述漂移区13中，所述阱区14包围所述源极区15。其中，所述源极区15下方的所述阱区14区域为所述半导体器件的纵向沟道。
83.其中，所述源极区15形成于阱区14中，所述源极区15与所述沟槽12的部分侧壁接触，所述漏极区16可以与所述沟槽填充结构111接触，所述漏极区16与所述阱区14未接触。
84.并且，所述源极区15从所述衬底11的顶面向所述衬底11的内部延伸，使得所述源极区15与所述控制栅层125之间夹有所述第二隔离层，且所述源极区15与所述浮栅层123之间夹有部分所述隧穿氧化层。
85.优选的，所述漂移区13的离子掺杂浓度可以为5e12cm-3
～1e13cm-3
，所述阱区14的离子掺杂浓度可以为1e13cm-3-3e13cm-3
，所述源极区15和所述漏极区16的离子掺杂浓度可以为1e19cm-3
～1e21cm-3
。
86.当所述半导体器件为对称结构时，如图1和图2a～图2c所示，所述漂移区13、所述阱区14、所述源极区15和所述漏极区16环绕所述沟槽12。
87.当所述半导体器件为非对称结构时，如图3和图4a～图4c所示，所述漂移区13、所述阱区14、所述源极区15和所述漏极区16至少形成于所述沟槽12的靠近所述浮栅层123一侧的衬底11中，所述浮栅层123与所述沟槽12的未形成有所述漂移区13、所述阱区14、所述源极区15和所述漏极区16一侧的侧壁之间还可夹有所述第二隔离层。
88.所述半导体器件还包括：
89.金属硅化物层17，形成于所述源极区15、所述漏极区16和所述控制栅层125上，所述金属硅化物层17中的金属可以包括钨、铁、镍、钴、铂和钛中的一种或两种以上的组合；
90.层间介质层18，形成于所述衬底11上，所述层间介质层18将所述金属硅化物层17、所述阱区14和所述漂移区13等掩埋在内；
91.导电插塞181，形成于所述源极区15、所述漏极区16和所述控制栅层125上的金属硅化物层17上，所述导电插塞181贯穿所述层间介质层18；
92.包含金属层182在内的金属互连结构形成于所述层间介质层18上，所述金属层182与所述导电插塞181电连接。
93.所述漂移区13、所述源极区15和所述漏极区16为第一掺杂类型，所述阱区14为第二掺杂类型；所述第一掺杂类型为p型，所述第二掺杂类型为n型，或者，所述第一掺杂类型为n型，所述第二掺杂类型为p型。所述衬底11的掺杂类型为p型。
94.在本发明的半导体器件中，由于所述浮栅层123和所述控制栅层125形成于衬底11的沟槽12中，且漂移区13、源极区15和漏极区16形成于所述沟槽12外围的所述衬底11中，使得将存储器件(flash或eeprom)与ldmos器件集成在一起，所述半导体器件同时具备存储器件和ldmos器件的功能，进而使得所述半导体器件本身具备存储电荷的功能，通过向所述源极区15和所述控制栅层125施加偏置电压使得电子(ldmos器件为pldmos器件时)或空穴(ldmos器件为nldmos器件时)从所述源极区15经所述源极区15与所述浮栅层123之间所夹的所述隧穿氧化层穿过后进入所述浮栅层123中来实现编程操作，且通过向所述控制栅层125施加高压使得电子(ldmos器件为pldmos器件时)或空穴(ldmos器件为nldmos器件时)从所述浮栅层123中移动到所述控制栅层125中来实现擦除操作，从而使得通过控制半导体器件中的浮栅层123中的电子数量或空穴数量即可实现对ldmos器件的开和关的控制，而无需在所述控制栅125上连接栅极驱动电路来控制ldmos器件的开和关，从而使得对ldmos器件的开和关操作的复杂度降低，且使得dc-dc转换器等中的电路设计的复杂度降低。
95.其中，当所述第一掺杂类型为p型，所述第二掺杂类型为n型时，ldmos器件为
pldmos器件，使得所述半导体器件集成有存储器件与pldmos器件；当所述第一掺杂类型为n型，所述第二掺杂类型为p型时，ldmos器件为nldmos器件，使得所述半导体器件集成有存储器件与nldmos器件。
96.并且，由于所述隧穿氧化层的厚度小于所述第二隔离层的厚度，使得在执行编程操作时，电子或空穴能够从所述源极区15中经所述源极区15与所述浮栅层123之间所夹的所述隧穿氧化层穿过后进入所述浮栅层123中(即图2a～图2c和图4a～图4c中的所述源极区15指向所述浮栅层123中的箭头)，而不会经所述源极区15与所述控制栅层125之间所夹的所述第二隔离层穿过，进而能够避免电子或空穴从所述源极区15与所述控制栅层125之间所夹的所述第二隔离层处泄露。
97.并且，当所述浮栅层123与所述控制栅层125相对的表面不具有尖角时，所述浮栅层123中的电子或空穴穿过所述栅间介质层后进入到所述控制栅层125中来实现擦除操作；当所述浮栅层123与所述控制栅层125相对的表面具有尖角时，由于尖角处凹凸不平，容易发生电场集中，使得在尖角处产生电场增强效应，进而使得电子或空穴更加容易从所述浮栅层123的尖角处穿过所述栅间介质层向所述控制栅层125的尖角处移动(即图2a～图2b和图4a～图4b中的所述浮栅层123指向所述控制栅层125中的箭头)，从而使得半导体器件的擦除操作更加容易执行。
98.并且，在本发明中，所述浮栅层123和所述控制栅层125是形成于衬底11中的沟槽12中，相比形成于衬底11顶面上，使得栅极占用的器件面积减小；尤其当所述半导体器件为对称结构时，相当于两个ldmos器件共用一个存储器件(即共用同一个沟槽12中的所述浮栅层123和所述控制栅层125)，使得在实现两个器件的功能的同时，节省了一个存储器件的面积，从而使得半导体器件的面积进一步减小。
99.综上所述，本发明提供的半导体器件，包括：衬底，所述衬底中形成有沟槽；第一隔离层，形成于所述沟槽的底壁上；浮栅层，形成于所述沟槽中的所述第一隔离层上，所述浮栅层与所述沟槽侧壁之间夹有隧穿氧化层；控制栅层，形成于所述浮栅层上，且所述控制栅层与所述浮栅层之间夹有栅间介质层，所述控制栅层与所述沟槽侧壁之间夹有第二隔离层；漂移区，形成于所述沟槽外围的所述衬底中；源极区，形成于所述沟槽外围的所述漂移区中，所述源极区与所述浮栅层之间夹有部分所述隧穿氧化层；漏极区，形成于所述源极区远离所述沟槽一侧的所述漂移区中。本发明的半导体器件使得无需在控制栅上连接栅极驱动电路来控制ldmos器件的开和关，进而使得对ldmos器件的开和关操作的复杂度降低，且使得dc-dc转换器等中的电路设计的复杂度降低。
100.本发明一实施例提供一种半导体器件的制造方法，参阅图5，图5是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
101.步骤s1、提供一衬底，所述衬底中形成有沟槽；
102.步骤s2、形成第一隔离层于所述沟槽的底壁上；
103.步骤s3、形成隧穿氧化层和浮栅层，所述浮栅层形成于所述沟槽中的所述第一隔离层上，所述隧穿氧化层夹于所述浮栅层与所述沟槽侧壁之间；
104.步骤s4、形成栅间介质层、第二隔离层和控制栅层，所述控制栅层形成于所述浮栅层上，且所述栅间介质层夹于所述控制栅层与所述浮栅层之间，所述第二隔离层夹于所述控制栅层与所述沟槽侧壁之间；
105.步骤s5、形成漂移区于所述沟槽外围的所述衬底中；
106.步骤s6、形成源极区和漏极区于所述沟槽外围的所述漂移区中，所述源极区与所述浮栅层之间夹有部分所述隧穿氧化层，所述漏极区形成于所述源极区远离所述沟槽一侧的所述漂移区中。
107.下面参阅图1～图4c更为详细的介绍本实施例提供的半导体器件的制造方法。
108.按照步骤s1，提供一衬底11，所述衬底11中形成有沟槽12。
109.所述衬底11的材质可以为本领域技术人员熟知的任意合适的材料。
110.所述衬底11可以为体衬底或者soi(semiconductor on insulator，绝缘体上半导体)衬底，所述体衬底例如为硅、锗、gan等半导体领域常用的衬底，所述soi衬底例如为绝缘体上硅或绝缘体上锗衬底。soi衬底包括下层衬底、绝缘埋层和上层半导体层。
111.所述衬底11中还可形成有用于形成沟槽隔离结构111的环形沟槽，所述沟槽隔离结构111用于起到隔离作用，所述环形沟槽环绕所述沟槽12。其中，当所述半导体器件为对称结构时，如图1所示，所述沟槽12位于所述环形沟槽(即所述沟槽隔离结构111所在的位置)所环绕区域的中心，所述沟槽12与所述环形沟槽未连通；当所述半导体器件为非对称结构时，如图3所示，所述沟槽12的一侧与所述环形沟槽连通。其中，所述对称结构是指以所述沟槽12在平行于所述衬底11顶面方向的中心线(即图1中所示的cc’)沿着垂直于所述衬底11顶面方向延伸形成的对称面呈对称结构。
112.通过对所述衬底11进行刻蚀形成所述沟槽12和所述环形沟槽。且优选所述沟槽12和所述环形沟槽同时形成，所述沟槽12和所述环形沟槽的深度相同。
113.当所述衬底11为soi衬底时，优选所述沟槽12和所述环形沟槽贯穿所述上层半导体层后暴露出所述绝缘埋层。
114.如图1和图3所示，所述沟槽12的横截面(即在平行于所述衬底11顶面的方向上)形状可以为长方形。
115.按照步骤s2，形成第一隔离层121于所述沟槽12的底壁上。
116.其中，其步骤可以包括：首先，沉积绝缘材料于所述沟槽12中，并且，优选同时沉积绝缘材料于所述环形沟槽中，绝缘材料将所述沟槽12和所述环形沟槽填满，以在所述环形沟槽中形成沟槽隔离结构111；然后，刻蚀去除所述沟槽12中的部分绝缘材料，保留所述沟槽12底壁上的绝缘材料作为所述第一隔离层121。
117.按照步骤s3，形成隧穿氧化层和浮栅层123，所述浮栅层123形成于所述沟槽12中的所述第一隔离层121上，所述隧穿氧化层夹于所述浮栅层123与所述沟槽12侧壁之间。
118.其中，所述浮栅层123可以覆盖部分或全部的所述第一隔离层121，所述浮栅层123的顶面低于所述衬底11的顶面。
119.形成所述隧穿氧化层和所述浮栅层123的步骤可以包括：首先，形成氧化层122于所述沟槽12的侧壁上，且优选采用热氧化工艺形成所述氧化层122；然后，沉积多晶硅填满所述沟槽12，并刻蚀去除部分多晶硅，以形成所述浮栅层123，所述浮栅层123与所述沟槽12侧壁之间的所述氧化层122作为所述隧穿氧化层。其中，可以根据所需形成的所述浮栅层123的形状的不同，选择合适的刻蚀工艺，例如图2a～图2b、图4a和图4c所示的实施例中的所述浮栅层123可以通过两次刻蚀多晶硅形成，图2c所示的实施例中的所述浮栅层123可以通过一次刻蚀多晶硅形成，图4b所示的实施例中的所述浮栅层123可以通过三次刻蚀多晶
硅形成。
120.其中，需要说明的是，由于所述环形沟槽中形成有所述沟槽隔离结构111，当所述半导体器件为非对称结构时，所述沟槽12与所述环形沟槽连通一侧的侧壁上未形成所述氧化层122。
121.并且，所述浮栅层123与所述沟槽12侧壁之间以外的氧化层122可以保留或者被刻蚀去除。为节省工艺成本，附图所示的所述浮栅123和所述沟槽12侧壁之间以外的氧化层122均保留了。
122.按照步骤s4，形成栅间介质层、第二隔离层和控制栅层125，所述控制栅层125形成于所述浮栅层123上，且所述栅间介质层夹于所述控制栅层125与所述浮栅层123之间，所述第二隔离层夹于所述控制栅层125与所述沟槽12侧壁之间。
123.优选地，形成所述栅间介质层、所述第二隔离层和所述控制栅层125的步骤包括：首先，形成绝缘材料层124于所述浮栅层123的表面和所述沟槽12的侧壁上，若所述浮栅层123仅覆盖部分的所述第一隔离层121，则所述绝缘材料层124还可形成于未被覆盖的所述第一隔离层121上，所述绝缘材料层124未将所述沟槽12填满；然后，沉积所述控制栅层125填满所述沟槽12，所述控制栅层125与所述浮栅层123之间的绝缘材料层124作为所述栅间介质层；其中，若所述浮栅层123与所述沟槽12侧壁之间以外的氧化层122被保留，则所述控制栅层125与所述沟槽12侧壁之间的绝缘材料层124和氧化层122共同构成所述第二隔离层；若所述浮栅层123与所述沟槽12侧壁之间以外的氧化层122被刻蚀去除，则所述控制栅层125与所述沟槽12侧壁之间的绝缘材料层124作为所述第二隔离层。采用上述方法形成所述栅间介质层和所述第二隔离层能够简化工艺；需要说明的是，所述第二隔离层的形成方法不仅限于上述的情况，在其他实施例中，可以先在所述浮栅层123表面沉积形成所述栅极介质层，再在所述控制栅层125与所述沟槽12侧壁之间沉积形成所述第二隔离层。
124.优选地，所述浮栅层123与所述控制栅层125相对的表面具有尖角，此时，所述半导体器件可以为对称结构或非对称结构。在图2a～图2b以及图4a～图4b所示的实施例中，尖角均为l形的拐角(即尖角为直角)，所述控制栅层125具有至少一个l形的内拐角，所述浮栅层123具有至少一个l形的外拐角，所述控制栅层125的内拐角与所述浮栅层123的外拐角相对设置。其中，具体的示例参见上述对本发明的半导体器件中的说明，在此不再赘述。
125.另外，在其他实施例中，所述浮栅层123与所述控制栅层125相对的表面可以不具有尖角，此时，所述半导体器件也可以为对称结构或非对称结构。其中，具体的示例参见上述对本发明的半导体器件中的说明，在此不再赘述。
126.并且，当所述半导体器件为对称结构时，如图2a～图2c所示，所述浮栅层123与所述沟槽12的每个侧壁之间均形成有所述隧穿氧化层，所述控制栅层125与所述沟槽12的每个侧壁之间均形成有所述第二隔离层；当所述半导体器件为非对称结构时，由于所述沟槽12的一侧与所述环形沟槽连通，所述浮栅层123仅覆盖部分的所述第一隔离层121，如图4a～图4c所示，使得仅所述沟槽12未与所述环形沟槽连通一侧的侧壁与所述浮栅层123之间夹有所述隧穿氧化层，所述沟槽12与所述环形沟槽连通一侧的侧壁与所述浮栅层123、所述控制栅层125之间可以夹有所述第二隔离层。
127.所述绝缘材料层124的材质可以为氧化硅、氮氧化硅或氮化硅等绝缘材料中的至少一种，例如所述绝缘材料层124为氧化硅/氮化硅/氧化硅的叠层结构。
128.所述控制栅层125的顶面与所述衬底11的顶面齐平，或者，所述控制栅层125的顶面低于所述衬底11的顶面，此时，所述控制栅层125的侧壁上无需形成侧墙；或者，所述控制栅层125的顶面高于所述衬底11的顶面，此时，如图2a～2c以及图4a～图4c所示，所述半导体器件的制造方法还包括：形成侧墙126于所述控制栅层125高于所述衬底11顶面的部分的侧壁上。
129.优选的，所述隧穿氧化层的厚度小于所述第二隔离层的厚度，所述隧穿氧化层的厚度小于所述栅间介质层的厚度。
130.优选的，所述隧穿氧化层的厚度为所述第二隔离层的厚度不小于所述栅间介质层的厚度为
131.按照步骤s5，形成漂移区13于所述沟槽12外围的所述衬底11中，所述漂移区13形成于所述沟槽隔离结构111所环绕的所述衬底11中。
132.按照步骤s6，形成源极区15和漏极区16于所述沟槽12外围的所述漂移区13中，所述漏极区16形成于所述源极区15远离所述沟槽12一侧的所述漂移区13中。
133.并且，在形成所述漂移区13于所述沟槽12外围的所述衬底11中之后且在形成所述源极区15和所述漏极区16于所述沟槽12外围的所述漂移区13中之前，所述半导体器件的制造方法还包括：
134.形成阱区14于所述沟槽12外围的所述漂移区13中，所述阱区14包围所述源极区15。其中，所述源极区15下方的所述阱区14区域为所述半导体器件的纵向沟道。
135.其中，所述源极区15形成于阱区14中，所述源极区15与所述沟槽12的部分侧壁接触，所述漏极区16可以与所述沟槽填充结构111接触，所述漏极区16与所述阱区14未接触。
136.并且，所述源极区15从所述衬底11的顶面向所述衬底11的内部延伸，使得所述源极区15与所述控制栅层125之间夹有所述第二隔离层，且所述源极区15与所述浮栅层123之间夹有部分所述隧穿氧化层。
137.可以采用离子注入工艺形成所述漂移区13、所述阱区14、所述源极区15和所述漏极区16。
138.优选的，所述漂移区13的离子掺杂浓度可以为5e12cm-3
～1e13cm-3
，所述阱区14的离子掺杂浓度可以为1e13cm-3-3e13cm-3
，所述源极区15和所述漏极区16的离子掺杂浓度可以为1e19cm-3
～1e21cm-3
。
139.当所述半导体器件为对称结构时，如图1和图2a～图2c所示，所述漂移区13、所述阱区14、所述源极区15和所述漏极区16环绕所述沟槽12。
140.当所述半导体器件为非对称结构时，如图3和图4a～图4c所示，所述漂移区13、所述阱区14、所述源极区15和所述漏极区16至少形成于所述沟槽12的靠近所述浮栅层123一侧的衬底11中，所述浮栅层123与所述沟槽12的未形成有所述漂移区13、所述阱区14、所述源极区15和所述漏极区16一侧的侧壁之间还可夹有所述第二隔离层。
141.另外，所述半导体器件的制造方法还包括：
142.形成金属硅化物层17于所述源极区15、所述漏极区16和所述控制栅层125上，所述金属硅化物层17中的金属可以包括钨、铁、镍、钴、铂和钛中的一种或两种以上的组合；
143.形成层间介质层18覆盖于所述衬底11上，所述层间介质层18将所述金属硅化物层
17、所述阱区14和所述漂移区13等掩埋在内；
144.形成导电插塞181于所述源极区15、所述漏极区16和所述控制栅层125上的金属硅化物层17上，所述导电插塞181贯穿所述层间介质层18；
145.形成包含金属层182在内的金属互连结构于所述层间介质层18上，所述金属层182与所述导电插塞181电连接。
146.所述漂移区13、所述源极区15和所述漏极区16为第一掺杂类型，所述阱区14为第二掺杂类型；所述第一掺杂类型为p型，所述第二掺杂类型为n型，或者，所述第一掺杂类型为n型，所述第二掺杂类型为p型。所述衬底11的掺杂类型为p型。
147.本发明的半导体器件的制造方法通过将所述浮栅层123和所述控制栅层125形成于衬底11的沟槽12中，且形成漂移区13、源极区15和漏极区16于所述沟槽12外围的所述衬底11中，使得将存储器件(flash或eeprom)与ldmos器件集成在一起，所述半导体器件同时具备存储器件和ldmos器件的功能，进而使得所述半导体器件本身具备存储电荷的功能，通过向所述源极区15和所述控制栅层125施加偏置电压使得电子(ldmos器件为pldmos器件时)或空穴(ldmos器件为nldmos器件时)从所述源极区15经所述源极区15与所述浮栅层123之间所夹的所述隧穿氧化层穿过后进入所述浮栅层123中来实现编程操作，且通过向所述控制栅层125施加高压使得电子(ldmos器件为pldmos器件时)或空穴(ldmos器件为nldmos器件时)从所述浮栅层123中移动到所述控制栅层125中来实现擦除操作，从而使得通过控制半导体器件中的浮栅层123中的电子数量或空穴数量即可实现对ldmos器件的开和关的控制，而无需在所述控制栅125上连接栅极驱动电路来控制ldmos器件的开和关，从而使得对ldmos器件的开和关操作的复杂度降低，且使得dc-dc转换器等中的电路设计的复杂度降低。
148.其中，当所述第一掺杂类型为p型，所述第二掺杂类型为n型时，ldmos器件为pldmos器件，使得所述半导体器件集成有存储器件与pldmos器件；当所述第一掺杂类型为n型，所述第二掺杂类型为p型时，ldmos器件为nldmos器件，使得所述半导体器件集成有存储器件与nldmos器件。
149.并且，由于所述隧穿氧化层的厚度小于所述第二隔离层的厚度，使得在执行编程操作时，电子或空穴能够从所述源极区15中经所述源极区15与所述浮栅层123之间所夹的所述隧穿氧化层穿过后进入所述浮栅层123中(即图2a～图2c和图4a～图4c中的所述源极区15指向所述浮栅层123中的箭头)，而不会经所述源极区15与所述控制栅层125之间所夹的所述第二隔离层穿过，进而能够避免电子或空穴从所述源极区15与所述控制栅层125之间所夹的所述第二隔离层处泄露。
150.并且，当所述浮栅层123与所述控制栅层125相对的表面不具有尖角时，所述浮栅层123中的电子或空穴穿过所述栅间介质层后进入到所述控制栅层125中来实现擦除操作；当所述浮栅层123与所述控制栅层125相对的表面具有尖角时，由于尖角处凹凸不平，容易发生电场集中，使得在尖角处产生电场增强效应，进而使得电子或空穴更加容易从所述浮栅层123的尖角处穿过所述栅间介质层向所述控制栅层125的尖角处处移动(即图2a～图2b和图4a～图4b中的所述浮栅层123指向所述控制栅层125中的箭头)，从而使得半导体器件的擦除操作更加容易执行。
151.并且，在本发明中，所述浮栅层123和所述控制栅层125是形成于衬底11中的沟槽
12中，相比形成于衬底11顶面上，使得栅极占用的器件面积减小；尤其当所述半导体器件为对称结构时，相当于两个ldmos器件共用一个存储器件(即共用同一个沟槽12中的所述浮栅层123和所述控制栅层125)，使得在实现两个器件的功能的同时，节省了一个存储器件的面积，从而使得半导体器件的面积进一步减小。
152.综上所述，本发明提供的半导体器件的制造方法，包括：提供一衬底，所述衬底中形成有沟槽；形成第一隔离层于所述沟槽的底壁上；形成隧穿氧化层和浮栅层，所述浮栅层形成于所述沟槽中的所述第一隔离层上，所述隧穿氧化层夹于所述浮栅层与所述沟槽侧壁之间；形成栅间介质层、第二隔离层和控制栅层，所述控制栅层形成于所述浮栅层上，且所述栅间介质层夹于所述控制栅层与所述浮栅层之间，所述第二隔离层夹于所述控制栅层与所述沟槽侧壁之间；形成漂移区于所述沟槽外围的所述衬底中；形成源极区和漏极区于所述沟槽外围的所述漂移区中，所述源极区与所述浮栅层之间夹有部分所述隧穿氧化层，所述漏极区形成于所述源极区远离所述沟槽一侧的所述漂移区中。本发明的半导体器件的制造方法使得无需在控制栅上连接栅极驱动电路来控制ldmos器件的开和关，进而使得对ldmos器件的开和关操作的复杂度降低，且使得dc-dc转换器等中的电路设计的复杂度降低。
153.本发明一实施例提供一种半导体器件的操作方法，包括：对所述的半导体器件执行编程操作、擦除操作和读取操作。
154.所述半导体器件的结构参见上述介绍，在此不再赘述。
155.当所述漂移区13、所述源极区15和所述漏极区16的掺杂类型为p型，且所述阱区14的掺杂类型为n型时，ldmos器件为pldmos器件，对所述半导体器件执行编程操作、擦除操作和读取操作的步骤包括：
156.于所述控制栅层125施加第一正电压且于所述源极区15施加第一负电压，所述漏极区16浮空(即所述漏极区16不接入电路中)，使得电子从所述源极区15注入进入所述浮栅层123中，以实现对所述半导体器件执行编程操作。其中，当对所述半导体器件执行编程操作时，所述浮栅层123中电子积累，所述阱区14中的沟道反型，使得pldmos器件开启，所述源极区15和所述漏极区16之间产生大电流。
157.其中，当向所述控制栅层125施加第一正电压时，所述浮栅层123会耦合得到一正电压。优选的，所述第一正电压耦合到所述浮栅层123时的耦合系数范围为0.6～0.8。
158.由于所述源极区15与所述浮栅层123之间夹有所述隧穿氧化层，即在平行于所述衬底11顶面的方向上所述源极区15与所述浮栅层123的部分区域重叠，使得在所述控制栅层125和所述源极区15施加偏置电压之后，在所述源极区15与所述浮栅层123的重叠区域的衬底11表面形成深耗尽区，且深耗尽区中的能带弯曲很严重，当能带弯曲超过衬底11的材质的禁带宽度时会产生带带隧穿电子-空穴对，其中的空穴被所述源极区15收集，电子在深耗尽区的高电场的作用下加速，获得足够高的能量，并在所述隧穿氧化层的电场的帮助下穿过所述源极区15与所述浮栅层123之间所夹的所述隧穿氧化层注入到所述浮栅层123中。
159.其中，优选的，所述第一正电压的范围为3v～5v，所述第一负电压的范围为-8v～-5.5v。其中，于所述源极区15施加所述第一负电压时的脉冲宽度优选为10μs。
160.于所述控制栅层125施加第二正电压，且所述源极区15和所述漏极区16接地，使得电子从所述浮栅层123中穿过所述栅间介质层后进入所述控制栅层125中，以实现对所述半
导体器件执行擦除操作。其中，当对所述半导体器件执行擦除操作时，所述浮栅层123中电子缺失，所述阱区14中的沟道处于积累状态，沟道关闭，使得pldmos器件关断，所述源极区15和所述漏极区16之间电流很小。
161.其中，当所述浮栅层123与所述控制栅层125相对的表面具有尖角时，由于尖角处凹凸不平，容易发生电场集中，使得在所述浮栅层123的尖角处和所述控制栅层125的尖角处产生电场增强效应，进而使得电子更加容易从所述浮栅层123的尖角处穿过所述栅间介质层向所述控制栅层125的尖角处移动(即图2a～图2b和图4a～图4b中的所述浮栅层123指向所述控制栅层125中的箭头)，从而使得半导体器件的擦除操作更加容易执行。此时，优选所述第二正电压的范围为15v～20v。
162.当所述浮栅层123与所述控制栅层125相对的表面不具有尖角(如图2c和图4c所示的实施例)时，由于不存在电场增强效应，因此，此时施加在所述控制栅层125上的所述第二正电压应大于图2a～图2b和图4a～图4b所示的实施例中施加在所述控制栅层125上的所述第二正电压，使得此时能够向电子提供足够的能量移动到所述控制栅层125中，此时，优选所述第二正电压的范围为18v～20v。
163.并且，于所述控制栅层125施加第二正电压时的脉冲宽度优选为10ms。
164.或者，采用紫外线照射所述半导体器件，使得所述浮栅层123中的电子能够吸收紫外线照射提供的能量，进而使得电子能够越过所述栅间介质层的势垒后进入到所述控制栅层125中，以实现对所述半导体器件执行擦除操作。
165.于所述漏极区16施加第二负电压，且所述源极区15接地，所述控制栅层125浮空或接地，以对所述半导体器件执行读取操作。其中，所述第二负电压的范围可以为-20v～-2v。
166.另外，当所述漂移区13、所述源极区15和所述漏极区16的掺杂类型为n型，且所述阱区14的掺杂类型为p型时，ldmos器件为nldmos器件，对所述半导体器件执行编程操作、擦除操作和读取操作的步骤包括：
167.于所述控制栅层125施加第三负电压且于所述源极区15施加第三正电压，所述漏极区16浮空，以对所述半导体器件执行编程操作；其中，优选的，第三负电压的范围为-5v～-3v，第三正电压的范围为5.5v～8v。
168.于所述控制栅层125施加第四负电压，且所述源极区15和所述漏极区16接地，以对所述半导体器件执行擦除操作；其中，优选的，当所述浮栅层123与所述控制栅层125相对的表面具有尖角时，第四负电压的范围为-12v～-8v；当所述浮栅层123与所述控制栅层125相对的表面不具有尖角时，第四负电压的范围为-20v～-18v。
169.或者，采用紫外线照射所述半导体器件，以对所述半导体器件执行擦除操作；
170.于所述漏极区16施加第四正电压，且所述源极区15接地，所述控制栅层125浮空或接地，以对所述半导体器件执行读取操作。其中，所述第四正电压的范围可以为10v～100v。
171.并且，当ldmos器件为nldmos器件时，对所述半导体器件执行编程和擦除操作的说明参见上述ldmos器件为pldmos器件时的说明，且与ldmos器件为pldmos器件的区别在于，ldmos器件为nldmos器件时是使得空穴从所述源极区15移动进入所述浮栅层123中来实现对所述半导体器件执行编程操作，且使得空穴从所述浮栅层123中穿过所述栅间介质层后进入所述控制栅层125中来实现对所述半导体器件执行擦除操作。
172.从上述内容可知，对所述半导体器件的编程操作、擦除操作和读取操作均是通过
外界加压实现，那么，通过调整所施加电压的大小即可使得所述浮栅层中的电子(ldmos器件为pldmos器件时)或空穴(ldmos器件为nldmos器件时)数量可调，进而使得沟道的反型程度可调，从而使得ldmos器件的阈值电压能够连续可调，ldmos器件的阈值电压的可控性更好，实现了存储器件与ldmos器件的完美融合。
173.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。