一种用于高速低抖动DLL的可编程延时线电路的制作方法

一种用于高速低抖动dll的可编程延时线电路
技术领域
1.本发明涉及一种用于高速低抖动dll的可编程延时线电路，属于高速数模转换器、高速时钟信号处理等数模混合电路技术领域。


背景技术：

2.无线通信设备和雷达等军用设备中通常包含高速数模转换器、高速时钟信号处理等数模混合电路，这些电路均需要高速时钟信号，时钟信号的质量直接影响系统性能。而低抖动多相位高速时钟通常通过延时锁相环dll电路实现，具有噪声低、速度快以及节省功耗面积等优点。延时线作为延时锁相环的核心电路，直接决定了锁相环工作频率和抖动性能；而延时线的延迟调节范围和调节精度直接决定了锁相环电路锁定范围与精度，决定锁相环电路噪声性能和频率范围；然而，传统的基于模拟电路搭建的延时线容易受到工艺、电源电压和温度波动的影响，无法满足高可靠军用需求；另外，延时调节精度和延时调节范围相互制约，难以满足宽频率范围和高延时精度的要求。因此，实现一种适用于高速差分时钟信号的可变延时线，仅能满足高延时调节精度，又能满足宽延时调节范围，同时具备低噪声性能和高可靠性特征的可变延时线是保障高速低抖动dll电路的关键。


技术实现要素：

3.本发明的技术解决问题是：克服现有技术的不足，提供一种用于高速低抖动dll的可编程延时线电路，该可编程延时线电路通过逻辑控制电路控制可变延时线长度，灵活改变输入时钟的传输延时；同时，可变延时线电路可通过改变单级延时偏置电压，进而精细改变输入时钟的传输延时。本发明能够精确且灵活实现高速低抖动差分时钟延时调整，通过增加延时链长度，进而单级延时单元的延时精度不断提高，能够满足高速低抖动dll对可变延时线宽延时调节范围和高延时调节精度的要求。
4.本发明的目的通过以下技术方案予以实现：
5.一种用于高速低抖动dll的可编程延时线电路，包括：可变延时线电路、逻辑控制电路和时钟驱动电路；
6.所述逻辑控制电路将外部输入的n位延时线长度编程码w《n-1:0》译码为2
n-1位的延时线长度控制信号t《2
n-2:0》，并输出到可变延时线电路，实现对延时线长度的配置；
7.可变延时线电路输入端接外部输入的差分时钟信号ckip、ckin，在逻辑控制电路输出的延时线长度控制信号t《2
n-2:0》控制下改变延时线长度，进而实现对输入时钟延时进行粗调整；另外，通过改变外部输入偏置电压pvb，实现对输入时钟延时的精调整；调整延时后输出差分时钟信号ckp、ckn，并传输给时钟驱动电路；
8.时钟驱动电路接收来自可变延时线电路输出的差分时钟信号ckp、ckn，将ckp、ckn时钟放大恢复为满幅度的方波时钟信号，并校正占空比和交叉点；输出调整后的差分时钟信号clkp、clkn。
9.优选地：所述可变延时线电路包含2n 1级结构相同的基本延时单元；2n 1级基本延
时单元首尾相连；
10.通过在逻辑控制电路输出的延时线长度控制信号t《2
n-2:0》控制下，改变基本延时单元的接入数量，粗调整输入时钟延时。
11.优选地，所述基本延时单元包括：前向通路、反向通路；
12.第k级基本延时单元前向通路输入接收来自第k-1级基本延时单元前向通路输出的前向差分时钟信号fp《k》、fn《k》，经过前向通路延时传输后产生输出前向差分信号fp《k 1》、fn《k 1》；2n 1级基本延时单元由0开始依次编号，k∈[0，2n]；
[0013]
同时，第k级基本延时单元反向通路输入接收来自第k 1级基本延时单元反向通路输出的反向差分时钟信号bp《k 1》、bn《k 1》，经过反向通路延时传输后产生输出反向差分信号bp《k》、bn《k》；
[0014]
0≤k≤2n；其中，第0级基本延时单元的前向通路输入fp《0》、fn《0》作为可变延时线的差分输入ckip、ckin，第0级基本延时单元的反向通路输出bp《0》、bn《0》为可变延时线的差分输出ckp、ckn；而第2n级基本延时单元的反向通路输入bp《2n 1》、bn《2n 1》分别连接电源电平与地电平。
[0015]
优选地，第0级基本延时单元的控制信号s0《2:0》分别连接t《0》、0、0；第1级基本延时单元控制信号s1《2:0》分别连接t《1》、t《0》、0；第k级基本延时单元控制信号sk《2:0》分别连接t《k:k-2》，2≤k≤2
n-2；第2
n-1级基本延时单元控制信号s
2n-1
《2:0》分别连接1、t《2
n-2》、t《2
n-3》；第2n级基本延时单元控制信号s
2n
《2:0》分别连接1、1、t《2
n-2》。
[0016]
优选地：第k级基本延时单元包括：前向通路、反向通路以及控制电路；2n 1级基本延时单元由0开始依次编号，k∈[0，2n]；
[0017]
控制电路包括：反相器i5和两输入或非门n0、两输入或非门n1和两输入或非门n2；
[0018]
两输入或非门n0的两个输入端分别连接控制信号s《2》和s《1》，输出接反相器i5输入端和两输入或非门n1的一个输入端；两输入或非门n1的另外一个输入端与两输入或非门n2的一个输入端相连，共同连接控制信号s《0》，两输入或非门n1的输出端产生控制信号kn；两输入或非门n2的另外一个输入端相连反相器i5的输出端，两输入或非门n2的输出端产生控制信号k；
[0019]
前向通路包括：反相器i1、反相器i2、反相器i3和反相器i4；
[0020]
反相器i1输入端接fp《k》，输出端接fn《k 1》；反相器i2输入端接fn《k》，输出端接fp《k 1》；反相器i3输入端接fn《k 1》，输出端接fp《k 1》；反相器i4输入端接fp《k 1》，输出端接fn《k 1》；
[0021]
反向通路包括nmos晶体管m0、nmos晶体管m1、nmos晶体管m2、nmos晶体管m3、nmos晶体管m4、nmos晶体管m5、nmos晶体管m6、nmos晶体管m7以及pmos晶体管m8、pmos晶体管m9、pmos晶体管m10和pmos晶体管m11；
[0022]
nmos晶体管m0源极接地电位，栅极接反向输入的差分时钟bp《k 1》，漏极接nmos晶体管m4源极；nmos晶体管m4栅极接控制信号k，漏极接nmos晶体管m6漏极、pmos晶体管m8漏极、pmos晶体管m10漏极、pmos晶体管m11栅极，并产生输出时钟bn《k》；nmos晶体管m1源极接地电位，栅极接反向输入时钟bn《k 1》，漏极接nmos晶体管m5源极；nmos晶体管m5栅极接控制信号k，漏极接nmos晶体管m7漏极、pmos晶体管m9漏极、pmos晶体管m11漏极、pmos晶体管m10栅极，并产生输出时钟bp《k》；nmos晶体管m2源极接地电位，栅极接前向输出时钟fp《k 1
》，漏极接nmos晶体管m6源极；nmos晶体管m6栅极接控制信号kn；nmos晶体管m3源极接地电位，栅极接前向输出时钟fn《k 1》，漏极接nmos晶体管m7源极；nmos晶体管m7栅极接控制信号kn；pmos晶体管m8源极接电源电位，栅极接外部输入偏置电压pvb；pmos晶体管m9源极接电源电位，栅极接外部输入偏置电压pvb；pmos晶体管m10源极接电源电位；pmos晶体管m11源极接电源电位。
[0023]
优选地，当控制信号s《2:0》＝111，控制信号k和kn均为地电平，nmos晶体管m4～m7全部关断，fp《k》、fn《k》延时输出到fn《k 1》、fp《k 1》，前向通路贯通；bp《k》、bn《k》保持电平输出，反向通路关断。
[0024]
优选地，当控制信号s《2:0》＝110或100，控制信号k为地电平，kn为电源电平，nmos晶体管m4、nmos晶体管m5关断，nmos晶体管m6、nmos晶体管m7导通，fp《k》、fn《k》延时输出到fn《k 1》、fp《k 1》，前向通路贯通；fp《k 1》、fn《k 1》延时输出到bn《k》、bp《k》；前向通路和反向通路短路连接。
[0025]
优选地，当控制信号s《2:0》＝000，控制信号k为电源电平，kn为地电平，nmos晶体管m4、nmos晶体管m5导通，nmos晶体管m6、nmos晶体管m7关断，fp《k》、fn《k》延时输出到fn《k 1》、fp《k 1》，前向通路贯通；bp《k 1》、bn《k 1》延时输出到bn《k》、bp《k》，反向通路贯通；此时，前向通路和反向通路分别独立延时传输时钟信号。
[0026]
优选地：当n位二进制的编程码w《n-1:0》对应十进制数值为i时，0≤i≤2
n-1；
[0027]
当i＝0时，延时线长度控制信号t《2
n-2:0》全部为逻辑“1”电平；
[0028]
当i＝2
n-1时，延时线长度控制信号t《2
n-2:0》全部为逻辑“0”电平；
[0029]
当1≤i≤2
n-2时，延时线长度控制信号t《2
n-2:i》为逻辑“1”电平，延时线长度控制信号t《i-1:0》为逻辑“0”电平。
[0030]
优选地：n为大于或等于2的正整数。
[0031]
本发明与现有技术相比的优点在于：
[0032]
(1)本发明提供的用于高速低抖动dll的可编程延时线电路通过创新逻辑控制电路译码方式，灵活改变可变延时线长度，进而实现输入时钟延时的灵活调整。
[0033]
(2)本发明提供的用于高速低抖动dll的可编程延时线电路可以任意扩展延时线长度，从而减小基本延时单元的延时，既能满足宽延时调节范围，又能满足高延时调节精度。
[0034]
(3)本发明提供的用于高速低抖动dll的可编程延时线由基本延时单元重复级联产生，基本延时单元电路结构简单，便于版图布局和器件匹配，适用于高速差分时钟以及低抖动延时应用要求。
附图说明
[0035]
图1为发明提供的用于高速低抖动dll的可编程延时线电路结构示意图；
[0036]
图2为发明提供的可变延时线电路结构示意图；
[0037]
图3为发明提供的基本延时单元结构示意图。
具体实施方式
[0038]
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开
的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
[0039]
如图1所示，一种用于高速低抖动dll的可编程延时线电路，包括：可变延时线电路、逻辑控制电路和时钟驱动电路。
[0040]
所述逻辑控制电路将外部输入的n位延时线长度编程码w《n-1:0》译码为2
n-1位的延时线长度控制信号t《2
n-2:0》，并输出到可变延时线电路，实现对延时线长度的配置；
[0041]
可变延时线电路输入端接外部输入的差分时钟信号ckip、ckin，在逻辑控制电路输出的延时线长度控制信号t《2
n-2:0》控制下改变延时线长度，进而实现对输入时钟延时进行粗调整；另外，通过改变外部输入偏置电压pvb，能够细致调节延时线基本延时单元对输入时钟的传输延时，进而实现对输入时钟延时的精调整；经过上述两种机制调整延时后输出差分时钟信号ckp、ckn，并传输给时钟驱动电路；
[0042]
时钟驱动电路接收来自可变延时线电路输出的差分时钟信号ckp、ckn，将ckp、ckn时钟放大恢复为满幅度的方波时钟信号，并校正占空比和交叉点；输出调整后的差分时钟信号clkp、clkn。
[0043]
如图2所示，所述可变延时线电路包含2n 1级结构相同的基本延时单元；2n 1级基本延时单元首尾相连；
[0044]
通过在逻辑控制电路输出的延时线长度控制信号t《2
n-2:0》控制下，改变基本延时单元的接入数量，粗调整输入时钟延时。
[0045]
所述基本延时单元包括：前向通路、反向通路；第k级基本延时单元前向通路输入接收来自第k-1级基本延时单元前向通路输出的前向差分时钟信号fp《k》、fn《k》，经过前向通路延时传输后产生输出前向差分信号fp《k 1》、fn《k 1》；2n 1级基本延时单元由0开始依次编号，k∈[0，2n]；同时，第k级基本延时单元反向通路输入接收来自第k 1级基本延时单元反向通路输出的反向差分时钟信号bp《k 1》、bn《k 1》，经过反向通路延时传输后产生输出反向差分信号bp《k》、bn《k》；第k级基本延时单元接收外部输入偏置电压pvb，调节基本延时单元对输入时钟的传输延时；
[0046]
0≤k≤2n；其中，第0级基本延时单元的前向通路输入fp《0》、fn《0》作为可变延时线的差分输入ckip、ckin，第0级基本延时单元的反向通路输出bp《0》、bn《0》为可变延时线的差分输出ckp、ckn；而第2n级基本延时单元的反向通路输入bp《2n 1》、bn《2n 1》分别连接电源电平与地电平。
[0047]
所述可变延时线电路接收逻辑控制电路输出的2
n-1位延时线长度控制信号t《2
n-2:0》，实现对可变延时线长度的配置；
[0048]
其中，第0级基本延时单元的控制信号s0《2:0》分别连接t《0》、0、0；第1级基本延时单元控制信号s1《2:0》分别连接t《1》、t《0》、0；第k级基本延时单元控制信号sk《2:0》分别连接t《k:k-2》，2≤k≤2
n-2；第2
n-1级基本延时单元控制信号s
2n-1
《2:0》分别连接1、t《2
n-2》、t《2
n-3》；第2n级基本延时单元控制信号s
2n
《2:0》分别连接1、1、t《2
n-2》。
[0049]
如图3所示，第k级基本延时单元包括：前向通路、反向通路以及控制电路；2n 1级基本延时单元由0开始依次编号，k∈[0，2n]；
[0050]
控制电路包括：反相器i5和两输入或非门n0、两输入或非门n1和两输入或非门n2；
[0051]
两输入或非门n0的两个输入端分别连接控制信号s《2》和s《1》，输出接反相器i5输入端和两输入或非门n1的一个输入端；两输入或非门n1的另外一个输入端与两输入或非门n2的一个输入端相连，共同连接控制信号s《0》，两输入或非门n1的输出端产生控制信号kn；两输入或非门n2的另外一个输入端相连反相器i5的输出端，两输入或非门n2的输出端产生控制信号k；
[0052]
前向通路包括：反相器i1、反相器i2、反相器i3和反相器i4；
[0053]
反相器i1输入端接fp《k》，输出端接fn《k 1》；反相器i2输入端接fn《k》，输出端接fp《k 1》；反相器i3输入端接fn《k 1》，输出端接fp《k 1》；反相器i4输入端接fp《k 1》，输出端接fn《k 1》；
[0054]
反向通路包括nmos晶体管m0、nmos晶体管m1、nmos晶体管m2、nmos晶体管m3、nmos晶体管m4、nmos晶体管m5、nmos晶体管m6、nmos晶体管m7以及pmos晶体管m8、pmos晶体管m9、pmos晶体管m10和pmos晶体管m11；
[0055]
nmos晶体管m0源极接地电位，栅极接反向输入的差分时钟bp《k 1》，漏极接nmos晶体管m4源极；nmos晶体管m4栅极接控制信号k，漏极接nmos晶体管m6漏极、pmos晶体管m8漏极、pmos晶体管m10漏极、pmos晶体管m11栅极，并产生输出时钟bn《k》；nmos晶体管m1源极接地电位，栅极接反向输入时钟bn《k 1》，漏极接nmos晶体管m5源极；nmos晶体管m5栅极接控制信号k，漏极接nmos晶体管m7漏极、pmos晶体管m9漏极、pmos晶体管m11漏极、pmos晶体管m10栅极，并产生输出时钟bp《k》；nmos晶体管m2源极接地电位，栅极接前向输出时钟fp《k 1》，漏极接nmos晶体管m6源极；nmos晶体管m6栅极接控制信号kn；nmos晶体管m3源极接地电位，栅极接前向输出时钟fn《k 1》，漏极接nmos晶体管m7源极；nmos晶体管m7栅极接控制信号kn；pmos晶体管m8源极接电源电位，栅极接外部输入偏置电压pvb；pmos晶体管m9源极接电源电位，栅极接外部输入偏置电压pvb；pmos晶体管m10源极接电源电位；pmos晶体管m11源极接电源电位；
[0056]
当控制信号s《2:0》＝111，控制信号k和kn均为地电平，nmos晶体管m4～m7全部关断，fp《k》、fn《k》延时输出到fn《k 1》、fp《k 1》，前向通路贯通；bp《k》、bn《k》保持电平输出，反向通路关断。
[0057]
当控制信号s《2:0》＝110或100，控制信号k为地电平，kn为电源电平，nmos晶体管m4、nmos晶体管m5关断，nmos晶体管m6、nmos晶体管m7导通，fp《k》、fn《k》延时输出到fn《k 1》、fp《k 1》，前向通路贯通；fp《k 1》、fn《k 1》延时输出到bn《k》、bp《k》；前向通路和反向通路短路连接；
[0058]
当控制信号s《2:0》＝000，控制信号k为电源电平，kn为地电平，nmos晶体管m4、nmos晶体管m5导通，nmos晶体管m6、nmos晶体管m7关断，fp《k》、fn《k》延时输出到fn《k 1》、fp《k 1》，前向通路贯通；bp《k 1》、bn《k 1》延时输出到bn《k》、bp《k》，反向通路贯通；此时，前向通路和反向通路分别独立延时传输时钟信号。
[0059]
所述逻辑控制电路通过外部输入n位延时线长度编程码w《n-1:0》，译码为2
n-1位延时线长度控制信号t《2
n-2:0》，可以改变延时链长度进而改变输出时钟延时；
[0060]
当n位二进制的编程码w《n-1:0》对应十进制数值为i时，0≤i≤2
n-1；
[0061]
当i＝0时，延时线长度控制信号t《2
n-2:0》全部为逻辑“1”电平；
[0062]
当i＝2
n-1时，延时线长度控制信号t《2
n-2:0》全部为逻辑“0”电平；
[0063]
当1≤i≤2
n-2时，延时线长度控制信号t《2
n-2:i》为逻辑“1”电平，延时线长度控制信号t《i-1:0》为逻辑“0”电平。
[0064]
n为大于或等于2的正整数。当n为3时，逻辑控制电路译码真值表如表1所示。
[0065]
表1逻辑控制电路真值表
[0066][0067][0068]
如表1所示，当n位编程码设定延时链长度为i时，t《2
n-2:i-2》＝1，t《i-3:0》＝0，3≤i≤2n。因此，当3位编程码w《2:0》＝100时，t《6:4》＝1，t《3:0》＝0；第6～8级基本延时单元控制信号s《2:0》＝111；第5级基本延时单元控制信号s《2:0》＝110；第4级基本延时单元控制信号s《2:0》＝100；第0～3级基本延时单元控制信号s《2:0》＝000；此时，第0～3级延时单元处于前向通路和反向通路分别独立延时传输时钟信号的状态；第6～8级基本延时单元处于反向通路关断状态；第4～5级延时单元处于前向通路和反向通路短路连接的状态，延时线在此处截断；共有5级基本延时单元接入延时链。
[0069]
由此可见，本发明提供的用于高速低抖动dll的可编程延时线电路通过创新逻辑控制电路译码方式，灵活改变可变延时线长度，进而实现输入时钟延时的灵活调整；本发明用于高速低抖动dll的可编程延时线电路可以任意扩展延时线长度，从而减小基本延时单元的延时，既能满足宽延时调节范围，又能满足高延时调节精度；本发明用于高速低抖动dll的可编程延时线由基本延时单元重复级联产生，基本延时单元电路结构简单，便于版图布局和器件匹配，适用于高速差分时钟以及低抖动延时应用要求。
[0070]
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。