阵列基板和显示面板的制作方法

1.本实用新型涉及显示技术领域，尤其涉及一种阵列基板和显示面板。


背景技术：

2.随着显示技术的发展，显示面板的应用越来越广泛，相应地对显示面板显示效果的要求越来越高。
3.显示面板中通常包括像素电路，用于驱动各像素发光。目前，在现有的显示面板中，存在各像素电路的特性不一致的问题，影响显示均一性。


技术实现要素：

4.本实用新型提供了一种阵列基板和显示面板，以提高像素电路特性的一致性，从而改善显示效果。
5.根据本实用新型的一方面，提供了一种阵列基板，该阵列基板包括：
6.衬底；
7.阵列排布的像素电路，位于所述衬底上，每个所述像素电路包括形成晶体管的半导体层；
8.第一晶体管，与所述像素电路位于所述衬底的同一侧，至少两个像素电路之间连接有所述第一晶体管，所述第一晶体管的半导体层连接在不同行和/或不同列的至少两个像素电路的半导体层之间。
9.可选地，第n行m列的像素电路和第n行m 1列的像素电路之间连接有所述第一晶体管；其中，n为大于1的整数，m为大于1的整数；
10.所述像素电路包括第二晶体管、第三晶体管、第四晶体管、第五晶体管和发光二极管，所述第二晶体管连接于第一电源线和所述发光二极管的第一极之间，所述发光二极管的第二极与第二电源线连接，所述第三晶体管的第一极与数据线连接，所述第三晶体管的第二极与所述第二晶体管的第一极连接，所述第四晶体管的第一极与所述第二晶体管的第二极连接，所述第四晶体管的第二极与所述第二晶体管的栅极连接，所述第五晶体管的第一极与第一初始化信号线连接，所述第五晶体管的第二极与所述第二晶体管的栅极连接。
11.所述第四晶体管为双栅晶体管，所述第四晶体管包括第一子晶体管和第二子晶体管，所述第二子晶体管的第一极与所述第二晶体管的第二极连接，所述第二子晶体管的第二极与所述第一子晶体管的第一极连接，所述第一子晶体管的第二极与所述第二晶体管的栅极连接；
12.所述第五晶体管为双栅晶体管，所述第五晶体管包括第三子晶体管和第四子晶体管，所述第三子晶体管的第一极与所述第一初始化信号线连接，所述第三子晶体管的第二极与所述第四子晶体管的第一极连接，所述第四子晶体管的第二极与所述第二晶体管的栅极连接；
13.所述第一晶体管的第一极与第n行m列的像素电路的所述第一子晶体管的第一极
连接，所述第一晶体管的第二极与第n行m 1列的像素电路的所述第四子晶体管的第一极连接。
14.可选地，第n行m列的像素电路和第n 1行m 1列的像素电路之间连接有所述第一晶体管；其中，n为大于1的整数，m为大于1的整数；
15.所述像素电路包括第二晶体管、第三晶体管、第四晶体管、第六晶体管和发光二极管，所述第二晶体管连接于第一电源线和所述发光二极管的第一极之间，所述发光二极管的第二极与第二电源线连接，所述第三晶体管的第一极与数据线连接，所述第三晶体管的第二极与所述第二晶体管的第一极连接，所述第四晶体管的第一极与所述第二晶体管的第二极连接，所述第四晶体管的第二极与所述第二晶体管的栅极连接，所述第六晶体管的第一极与第二初始化信号线连接，所述第六晶体管的第二极与所述发光二极管的第一极连接；
16.所述第一晶体管的第一极与第n行m列的像素电路的所述第六晶体管的第二极连接，所述第一晶体管的第二极与第n 1行m 1列的像素电路的所述第三晶体管的第一极连接。
17.可选地，第n行m列的像素电路和第n 1行m列的像素电路之间连接有所述第一晶体管；其中，n为大于1的整数，m为大于1的整数；
18.所述像素电路包括第二晶体管、第三晶体管和发光二极管，所述第二晶体管连接于第一电源线和所述发光二极管的第一极之间，所述发光二极管的第二极与第二电源线连接，所述第三晶体管的第一极与数据线连接，所述第三晶体管用于将所述数据线上的数据电压传输至所述第二晶体管的栅极；
19.所述第一晶体管的第一端与第n行m列的像素电路的所述第一电源线连接，所述第一晶体管的第二端与第n 1行m列的像素电路的所述第三晶体管的第一极连接。
20.可选地，第n行m 1列的像素电路和第n 1行m列的像素电路之间连接有所述第一晶体管；其中，n为大于1的整数，m为大于1的整数；
21.所述像素电路包括第二晶体管、第三晶体管、第四晶体管和发光二极管，所述第二晶体管连接于第一电源线和所述发光二极管的第一极之间，所述发光二极管的第二极与第二电源线连接，所述第三晶体管的第一极与数据线连接，所述第三晶体管的第二极与所述第二晶体管的第一极连接，所述第四晶体管的第一极与所述第二晶体管的第二极连接，所述第四晶体管的第二极与所述第二晶体管的栅极连接；
22.所述第四晶体管为双栅晶体管，所述第四晶体管包括第一子晶体管和第二子晶体管，所述第二子晶体管的第一极与所述第二晶体管的第二极连接，所述第二子晶体管的第二极与所述第一子晶体管的第一极连接，所述第一子晶体管的第二极与所述第二晶体管的栅极连接；
23.所述第一晶体管的第一端与第n行m 1列的像素电路的所述第一电源线连接，所述第一晶体管的第二端与第n 1行m列的像素电路的所述第一子晶体管的第一极连接。
24.可选地，第n行m列的像素电路和第n 1行m列的像素电路之间连接有所述第一晶体管；其中，n为大于1的整数，m为大于1的整数；
25.所述像素电路包括第二晶体管、第三晶体管、第四晶体管、第六晶体管和发光二极管，所述第二晶体管连接于第一电源线和所述发光二极管的第一极之间，所述发光二极管
的第二极与第二电源线连接，所述第三晶体管的第一极与数据线连接，所述第三晶体管的第二极与所述第二晶体管的第一极连接，所述第四晶体管的第一极与所述第二晶体管的第二极连接，所述第四晶体管的第二极与所述第二晶体管的栅极连接，所述第六晶体管的第一极与第二初始化信号线连接，所述第六晶体管的第二极与所述发光二极管的第一极连接；
26.所述第四晶体管为双栅晶体管，所述第四晶体管包括第一子晶体管和第二子晶体管，所述第二子晶体管的第一极与所述第二晶体管的第二极连接，所述第二子晶体管的第二极与所述第一子晶体管的第一极连接，所述第一子晶体管的第二极与所述第二晶体管的栅极连接；
27.所述第一晶体管的第一端与第n行m列的像素电路的所述第六晶体管的第二极连接，所述第一晶体管的第二端与第n 1行m列的像素电路的所述第一子晶体管的第一极连接。
28.可选地，所述第一晶体管的栅极与所述第六晶体管的栅极连接同一扫描线。
29.可选地，所述像素电路的半导体层与所述第一晶体管的半导体层同层设置且材料相同。
30.根据本实用新型的另一方面，提供了一种显示面板，包括本实用新型任意实施例所提供的阵列基板。
31.本实用新型实施例提供的技术方案，在衬底上形成多个像素电路，每个像素电路均包括形成晶体管的半导体层；衬底上还设置有第一晶体管，与像素电路位于衬底的同一侧，至少两个像素电路之间连接有第一晶体管，第一晶体管的半导体层将至少两个像素电路的半导体层连接在一起。本实用新型实施例提供的技术方案通过第一晶体管的半导体层将至少两个像素电路的半导体层连接在一起，使得至少两个像素电路的半导体层不再处于孤立状态，有利于静电均匀分布在像素电路的半导体层中，从而在实现对第二晶体管栅极和发光二极管第一极独立初始化的前提下，能够改善像素电路半导体层在不同位置受到的静电程度不同的现象，进而改善像素电路中晶体管的特性，有利于提高像素电路特性的一致性，提高显示效果。
32.应当理解，本部分所描述的内容并非旨在标识本实用新型的实施例的关键或重要特征，也不用于限制本实用新型的范围。本实用新型的其它特征将通过以下的说明书而变得容易理解。
附图说明
33.为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
34.图1为现有技术中的一种像素电路的半导体层的结构示意图；
35.图2为本实用新型实施例提供的一种像素电路的结构示意图；
36.图3为本实用新型实施例提供的一种阵列基板中的半导体层的结构示意图；
37.图4为本实用新型实施例提供的一种像素电路的剖面结构示意图；
38.图5为本实用新型实施例提供的另一种像素电路的结构示意图；
39.图6为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图；
40.图7为本实用新型实施例提供的另一种像素电路的结构示意图；
41.图8为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图；
42.图9为本实用新型实施例提供的另一种像素电路的结构示意图；
43.图10为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图；
44.图11为本实用新型实施例提供的另一种像素电路的结构示意图；
45.图12为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图；
46.图13为本实用新型实施例提供的另一种像素电路的结构示意图；
47.图14为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图；
48.图15为本实用新型实施例提供的一种显示面板的结构示意图。
具体实施方式
49.为了使本技术领域的人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。
50.需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
51.正如背景技术所述，现有技术中的像素电路的特性存在不一致性，容易导致显示不均匀，从而影响显示效果。经发明人研究发现，出现上述问题的原因在于：像素电路通常包括驱动晶体管和发光元件，在发光元件发光前，需要对驱动晶体管的栅极和发光元件的阳极进行初始化，防止上一帧的残留电荷对当前帧的显示造成影响。而驱动晶体管的栅极和发光元件的阳极的初始化通常是独立进行的，也即驱动晶体管的栅极和发光元件的阳极分别采用不同的初始化电压单独进行初始化。图1为现有技术中的一种像素电路的半导体层的结构示意图，参考图1，在这种像素电路架构下，导致像素电路的半导体层是独立，相邻的像素电路之间的半导体层无连接，使得像素电路的半导体层在横向或纵向方向上处于以子像素为单位的孤岛状态。在半导体层制备的过程中，半导体层的制备工艺包括高温工艺，在高温工艺过程中，静电会对半导体层的性能产生不可逆的影响，进而影响晶体管的特性。由于各个像素电路的半导体层之间相互独立(如虚线框内为一个单独的像素电路的半导体层)，因此每一像素电路的半导体层受到的静电程度不同，对各个像素电路的晶体管的特性造成的影响不同，从而导致像素电路之间的特性出现不一致的现象，进而影响显示的均一性。
52.针对上述问题，本实用新型实施例提供了一种阵列基板，以改善像素电路特性的一致性。图2为本实用新型实施例提供的一种像素电路的结构示意图，图3为本实用新型实
施例提供的一种阵列基板中的半导体层的结构示意图，图4为本实用新型实施例提供的一种像素电路的剖面结构示意图，具体为图3所示结构沿切割线aa’得到的剖面结构，参考图2-图4，本实用新型实施例提供的阵列基板包括：
53.衬底10；
54.多个像素电路，位于衬底10上，每个像素电路包括形成晶体管的半导体层101；
55.第一晶体管t1，与像素电路位于衬底10的同一侧，至少两个像素电路之间连接有第一晶体管t1，第一晶体管t1的半导体层102连接在不同行和/或不同列的至少两个像素电路的半导体层101之间，以使得至少两个像素电路半导体层101形成一个整体。
56.具体地，衬底10可以用于为阵列基板提供保护和支撑的作用，其中，衬底10可以是聚酰亚胺(pi)、聚萘二甲酸乙二醇酯(pen)或者聚对苯二甲酸乙二醇酯(pet)等材料形成的柔性衬底，也可以为玻璃等材料形成硬质衬底。在衬底10一侧依次设置有用于形成晶体管的半导体层101和多层金属层，多层金属层之间通过绝缘层相互隔离，例如，多层金属层包括第一金属层m1，像素电路的半导体层101与第一金属层m1之间设置有一层间绝缘层20，其中，第一金属层m1可以用于形成第一扫描线s1、第二扫描线s2以及发光控制信号线em。其中，像素电路的半导体层101可以由多晶硅、金属氧化物等材料形成。
57.衬底10上形成的像素电路用于产生驱动电流，以驱动发光二极管oled发光。在本实施例中，第二晶体管t2可以为驱动晶体管，像素电路中的半导体层101包括形成像素电路中晶体管(如晶体管t2-t8)的半导体层，第一金属层m1与像素电路的半导体层101交叠位置形成晶体管。
58.在本实施例中，通过第五晶体管t5将第一初始化信号线上的第一初始化电压vref1传输至第二晶体管t2的栅极，以对第二晶体管t2的栅极电位进行初始化。通过第六晶体管t6将第二初始化信号线上的第二初始化电压vref2传输至发光二极管oled的第一极(阳极)，第五晶体管t5和第六晶体管t6可以同时导通，分别对第二晶体管t2的栅极和发光二极管oled的第一极进行初始化。其中，第三晶体管t3用于将数据线上的数据电压vdata传输至第二晶体管t2的栅极，第四晶体管t4用于实现第二晶体管t2的阈值补偿，第七晶体管t7和第八晶体管t8为发光控制晶体管。这里第五晶体管t5和第四晶体管t4可以为单栅晶体管，也可以为双栅晶体管。
59.其中，第一初始化电压vref1与第二初始化电压vref2可以不相等，从而能够单独调节第二晶体管t2的栅极和发光二极管oled的第一极的电位，相应的初始化电压，以调节驱动晶体管栅极和发光元件阳极的电位状态。示例性地，在本实施例中，第一初始化电压vref1可以小于第二初始化电压vref2。由于第一初始化电压vref1较小，能够将第二晶体管t2的栅极电压拉至较低电位，使得第二晶体管t2的栅极电位完全复位，针对不同的像素电路，能够保证数据电压vdata完全写入至第二晶体管t2的栅极，从而加强对第二晶体管t2的阈值补偿效果，有利于改善驱动电流的均一性，改善残影问题。在对发光二极管oled的第一极初始化时，适当提高第二初始化电压vref2，能够减小发光二极管oled的寄生电容对驱动电流的影响，从而有利于减少亮度偏差引起的色偏问题。
60.在该像素电路的架构下，在本实施例中，衬底10上还设置有第一晶体管t1，至少两个像素电路之间连接有第一晶体管t1，使得第一晶体管t1的半导体层102将不同行和/或不同列的至少两个像素电路的半导体层101连接在一起，从而使得像素电路之间的半导体层
101不再是孤立状态。具体可以是同一行不同列的至少两个像素电路的半导体层101之间通过第一晶体管t1的半导体层102连接形成一个整体，也可以是同一列不同行的至少两个像素电路的半导体层101之间通过第一晶体管t1的半导体层102连接形成一个整体，还可以是不同行不同列的至少两个像素电路的半导体层101之间通过第一晶体管t1的半导体层102连接形成一个整体。这里，像素电路的半导体层101与第一晶体管t1的半导体层102之间形成整体可以理解为，至少两个像素电路的半导体层101与第一晶体管t1的半导体层102形成一条连续的半导体走线。因此，制备工艺过程中产生的静电能够均匀的分布在该连续的半导体走线中。按照某一方向(如行方向或列方向)的所有像素电路的半导体层均通过第一晶体管t1的半导体层102连接时，由于静电的均匀分布，因此不会出现同一方向上的多个像素电路受到的静电程度不均匀的现象，有利于提高像素电路特性的一致性，提高显示效果。
61.其中，至少两个像素电路的半导体层101之间通过第一晶体管t1的半导体层102连接形成一个整体，不仅限于同一列或同一行像素电路，也可以是相邻的至少两行或两列像素电路，也可以是间隔设置的至少两行像素电路。
62.本实用新型实施例提供的技术方案，在衬底上形成阵列排布的像素电路，每个像素电路均包括形成晶体管的半导体层；衬底上还设置有第二晶体管，与像素电路位于衬底的同一侧，至少两个像素电路之间连接有第二晶体管，第二晶体管的半导体层连接在至少两个像素电路的半导体层连之间，以使得至少两个像素电路的半导体层形成一个整体。本实用新型实施例提供的技术方案通过第二晶体管的半导体层将至少两个像素电路的半导体层连接在一起，使得至少两个像素电路的半导体层不再处于孤立状态，有利于静电均匀分布在像素电路的半导体层中，从而在实现对第一晶体管栅极和发光二极管第一极独立初始化的前提下，能够改善像素电路半导体层在不同位置受到的静电程度不同的现象，进而改善像素电路中晶体管的特性，有利于提高像素电路特性的一致性，提高显示效果。
63.继续参考图3和图4，像素电路的半导体层101和第一晶体管t1的半导体层102同层设置，且二者可以为相同材质，有利于降低阵列基板的整体厚度，降低工艺难度。
64.本实施例提供的技术方案通过在衬底10合适位置设置第一晶体管t1的半导体层102，在保证第一晶体管t1的半导体层102的连接距离较短的前提下，将至少两个像素电路的半导体层101连接在一起。下面以具体连接结构对本实用新型实施例提供的技术方案进行阐述。
65.图5为本实用新型实施例提供的另一种像素电路的结构示意图，图6为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图，其中，图6所示半导体层(包括像素电路的半导体层101和第一晶体管t1的半导体层)的结构对应于图5所示的像素电路。参考图5和图6，可选地，第n行m列的像素电路和第n 1行m 1列的像素电路之间连接有第一晶体管t1。
66.具体地，像素电路包括第二晶体管t2、第三晶体管t3、第四晶体管t4、第六晶体管t6和发光二极管oled，第二晶体管t2连接于第一电源线和发光二极管oled的第一极之间，发光二极管oled的第二极与第二电源线连接，第三晶体管t3的第一极与数据线data连接，第三晶体管t3的第二极与第二晶体管t2的第一极连接，第四晶体管t4的第一极与第二晶体管t2的第二极连接，第四晶体管t4的第二极与第二晶体管t2的栅极连接，第六晶体管t6的第一极与第二初始化信号线连接，第六晶体管t6的第二极与发光二极管oled的第一极连
接。
67.其中，第三晶体管t3用于将数据线data上的数据电压vdata通过第四晶体管t4传输至第二晶体管t2的栅极，实现数据写入和阈值补偿。第五晶体管t5用于将第一初始化信号线上的第一初始化电压vref1传输至第二晶体管t2的栅极，实现对第二晶体管t2栅极的初始化。第六晶体管t6用于将第二初始化信号线上的第二初始化电压vref2传输至发光二极管oled的第一极，实现对发光二极管oled的初始化。第一电源线用于传输第一电源电压vdd，第二电源线用于传输第二电源电压vss。
68.参考图6，图6具体示出了第n行像素和第n 1行像素，其中，s1_n、s2_n和em_n为第n行像素对应的扫描信号和发光控制信号，s1_n 1、s2_n 1和em_n 1为第n 1行像素对应的扫描信号和发光控制信号。在本实施例中，第一晶体管t1的第一极与第n行m列的像素电路的第六晶体管t6的第二极连接，第一晶体管t1的第二极与第n 1行m 1列的像素电路的第三晶体管t3的第一极连接，从而使得像素电路的半导体层101该方向上连接在一起。示例性地，第一晶体管t1的半导体层102呈l型，第一晶体管t1的半导体层102一端与第n行m列的像素电路的第六晶体管t6的第二极连接，第二端与第n 1行m 1列的像素电路的第三晶体管t3的第一极连接。
69.在本实施例中，相邻两列像素电路的半导体层101通过第一晶体管t1的半导体层102连接在一起，使得像素电路的半导体层101形成一条半导体走线，因此，静电能够均匀的分布在相邻两列像素电路中，防止不同位置的像素电路因受到的静电程度不同出现的特性不均匀的现象，从而有利于提高阵列基板抵抗工艺静电的能力，降低小白斑等显示不良现象。
70.图7为本实用新型实施例提供的另一种像素电路的结构示意图，图8为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图，其中，图8所示半导体层(包括像素电路的半导体层101和第一晶体管t1的半导体层)的结构对应于图7所示的像素电路。参考图7和图8，可选地，第n行m列的像素电路和第n 1行m列的像素电路之间连接有第一晶体管t1。
71.具体地，第一晶体管t1的第一端与第n行m列的像素电路的第一电源线连接，第一晶体管t1的第二端与第n 1行m列的像素电路的第三晶体管t3的第一极连接。换句话说，由于第一电源线与第一发光控制晶体管t7的第一端连接，因此，基于像素电路半导体层101的结构，可以将第n行的第一发光控制晶体管t7的第一端与第n 1行的第三晶体管t3的第一端连接在一起，实现同一列像素电路半导体层101的连接。示例性地，第一晶体管t1的半导体层102呈l型，第一晶体管t1的半导体层102第一端与第n行m列的像素电路的第一发光控制晶体管t7的第一端连接，第二端与第n 1行m列的像素电路的第三晶体管t3的第一极连接。因此，静电能够均匀的分布在同一列像素电路中，防止不同位置的像素电路因受到的静电程度不同出现的特性不均匀的现象，从而有利于提高阵列基板抵抗工艺静电的能力，降低小白斑等显示不良现象。
72.图9为本实用新型实施例提供的另一种像素电路的结构示意图，图10为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图，其中，图10所示半导体层(包括像素电路的半导体层101和第一晶体管t1的半导体层)的结构对应于图9所示的像素电路。参考图9和图10，可选地，第n行m 1列的像素电路和第n 1行m列的像素电路之间连接有
第一晶体管t1。
73.具体地，第四晶体管t4为双栅晶体管，第四晶体管t4包括第一子晶体管t4-1和第二子晶体管t4-2，第二子晶体管t4-2的第一极与第二晶体管t2的第二极连接，第二子晶体管t4-2的第二极与第一子晶体管t4-1的第一极连接，第一子晶体管t4-1的第二极与第二晶体管t2的栅极连接；第一晶体管t1的第一端与第n行m 1列的像素电路的第一电源线连接，第一晶体管t1的第二端与第n 1行m列的像素电路的第一子晶体管t4-1的第一极连接。这里，第二扫描线s2包括主体部和分支部，第二扫描线s2的主体部与像素电路的半导体层101交叠形成第二子晶体管t4-2，第二扫描线s2的分支部与像素电路的半导体层101交叠形成第一子晶体管t4-1。针对相邻两列且不同行的像素电路，通过第一晶体管t1的半导体层102将像素电路的半导体层101连接在一起，实现像素电路半导体层101的竖向连接。
74.示例性地，第一晶体管t1的半导体层102呈“厂”字型，第一晶体管t1的半导体层102第一端与第n行m 1列的像素电路的第一发光控制晶体管t7的第一端连接，第二端与第n 1行m列的像素电路的第一子晶体管t4-1的第一极连接。因此，静电能够均匀的分布在相邻两列且不同行的像素电路中，防止不同位置的像素电路因受到的静电程度不同出现的特性不均匀的现象，从而有利于提高阵列基板抵抗工艺静电的能力，降低小白斑等显示不良现象。当然，在其他实施例中，第一晶体管t1的半导体层102还可以呈“z”字型或弓字型。
75.图11为本实用新型实施例提供的另一种像素电路的结构示意图，图12为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图，其中，图12所示半导体层(包括像素电路的半导体层101和第一晶体管t1的半导体层)的结构对应于图11所示的像素电路。参考图11和图12，可选地，第n行m列的像素电路和第n 1行m列的像素电路之间连接有第一晶体管t1。
76.具体地，第四晶体管t4为双栅晶体管，第四晶体管t4包括第一子晶体管t4-1和第二子晶体管t4-2，第二子晶体管t4-2的第一极与第二晶体管t2的第二极连接，第二子晶体管t4-2的第二极与第一子晶体管t4-1的第一极连接，第一子晶体管t4-1的第二极与第二晶体管t2的栅极连接；第一晶体管t1的第一端与第n行m列的像素电路的第六晶体管t6的第二极连接，第一晶体管t1的第二端与第n 1行m列的像素电路的第一子晶体管t4-1的第一极连接。相对于图10所示结构，图12所示结构能够缩短相邻半导体层之间在列方向上的连接距离，能够在有限的版图空间内对像素电路半导体层101的连接关系进行优化，有利于降低工艺难度。
77.图13为本实用新型实施例提供的另一种像素电路的结构示意图，图14为本实用新型实施例提供的另一种阵列基板中的半导体层的结构示意图，其中，图14所示半导体层(包括像素电路的半导体层101和第一晶体管t1的半导体层)的结构对应于图13所示的像素电路。参考图13和图14，在上述各技术方案的基础上，可选地，第n行m列的像素电路和第n行m 1列的像素电路之间连接有第一晶体管t1。
78.具体地，第四晶体管t4为双栅晶体管，第四晶体管t4包括第一子晶体管t4-1和第二子晶体管t4-2，第二子晶体管t4-2的第一极与第二晶体管t2的第二极连接，第二子晶体管t4-2的第二极与第一子晶体管t4-1的第一极连接，第一子晶体管t4-1的第二极与第二晶体管t2的栅极连接。第五晶体管t5也为双栅晶体管，第五晶体管t5包括第三子晶体管t5-1和第四子晶体管t5-2，第三子晶体管t5-1的第一极与第一初始化信号线连接，第三子晶体
管t5-1的第二极与第四子晶体管t5-2的第一极连接，第四子晶体管t5-2的第二极与第二晶体管t2的栅极连接。第一晶体管t1的第一极与第n行m列的像素电路的第一子晶体管t4-1的第一极连接，第一晶体管t1的第二极与第n行m 1列的像素电路的第四子晶体管t5-2的第一极连接。本实施例提供的技术方案通过在同一行且不同列的像素电路之间增设第一晶体管t1，以通过第一晶体管t1的半导体层102将同一行且不同列的像素电路的半导体层101连接在一起，从而实现了像素电路的半导体层101在行方向上的连接。其中，图14所示连接结构与像素电路的半导体层101在第二方向y上连接的结构的工作原理相同，在此不再赘述。
79.在上述各技术方案的基础上，第一晶体管t1的栅极与第六晶体管t6的栅极和第五晶体管t5的栅极接入同一扫描信号(如第一扫描信号s1)，在第n行像素进行初始化时，由于第n 1行像素还未写入数据，因此即使第一晶体管t1导通，也不会对第n 1行像素产生影响，不会影响像素电路的正常工作。当然，在其他实施例中，第一晶体管t1也可以接入一固定信号，使得第二晶体管处于常断状态，同样不会对像素电路的工作过程产生影响。其中，该像素电路的具体工作过程可参考现有技术中额定相关描述，不再赘述。
80.应当理解的是，为了方便清楚地展现像素电路的半导体层101和第一晶体管t1的半导体层102之间的连接关系，上述技术方案所对应的半导体层结构的图中，仅示出了半导体层和第一金属层。在阵列基板中，还包括其他金属层，用于形成初始化信号线、电源线、电容极板等，本实施例对此不再进行详细描述。
81.可选地，本实用新型实施例还提供了一种显示面板，包括本实用新型任意实施例所提供的阵列基板，因此该显示面板同样具备上述任意实施例所描述的有益效果。图15为本实用新型实施例提供的一种显示面板的结构示意图，在本实施例中，该显示面板可以是手机面板，也可以为任何具有显示功能的电子产品的显示面板，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本实用新型实施例对此不作特殊限定。
82.应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本实用新型中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本实用新型的技术方案所期望的结果，本文在此不进行限制。
83.上述具体实施方式，并不构成对本实用新型保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本实用新型的精神和原则之内所作的修改、等同替换和改进等，均应包含在本实用新型保护范围之内。