半导体装置、半导体封装件以及它们的制造方法与流程

1.本技术对应于2020年5月8日向日本专利局提交的特愿2020-082702号，该申请的全部公开通过引用并入到本文中。本发明涉及半导体装置、半导体封装件以及它们的制造方法。


背景技术：

2.专利文献1公开了与使用sic半导体基板的纵型半导体元件相关的技术。
3.现有技术文献
4.专利文献
5.专利文献1：日本特开2012-79945号公报


技术实现要素：

6.发明所要解决的课题
7.本发明的一个实施方式提供能够提高机械强度的半导体装置、半导体封装件以及它们的制造方法。
8.用于解决课题的方法
9.本发明的一个实施方式提供一种包含纵型功率半导体元件的半导体装置，其包括：半导体层，其具有第一主面和该第一主面的相反侧的第二主面且包含sic作为主成分；第一电极层，其形成于上述半导体层的上述第一主面侧；第二电极层，其形成于上述第一电极层上、与上述纵型功率半导体元件的第一端子电连接且比上述第一电极层硬；第三电极层，其形成于上述sic半导体层的上述第二主面侧且与上述纵型功率半导体元件的第二端子电连接；以及氧化层，其形成于上述第二电极层的表面。
10.本发明的一个实施方式提供一种包含纵型功率半导体元件的半导体装置的制造方法，其包括：在包含sic作为主成分的半导体层的第一主面侧形成第一电极层的工序、在上述第一电极层上形成与上述纵型功率半导体元件的第一端子电连接且比上述第一电极层硬的第二电极层的工序以及在上述第二电极层上连接键合线的工序。
11.本发明的一个实施方式提供一种半导体装置，其包括：半导体层，其具有一侧的第一主面和另一侧的第二主面；第一主面电极，其包含覆盖上述第一主面的第一电极和具有比上述第一电极高的硬度且覆盖上述第一电极的第二电极；以及氧化层，其覆盖上述第一主面电极。
12.本发明的一个实施方式提供一种半导体装置的制造方法，其包括：准备具有主面的半导体层的工序，在上述主面上形成第一电极、在上述第一电极上形成具有比上述第一电极高的硬度的第二电极从而在上述主面上形成包含上述第一电极和上述第二电极的第一主面电极的工序，以及形成覆盖上述第一主面电极的外表面的氧化层的工序。
13.本发明中的上述的或者进一步的其他目的、特征以及效果，参照附图通过下面叙述的实施方式的说明而变得明确。
附图说明
14.[图1]图1是实施方式的半导体装置的平面图。
[0015]
[图2]图2是实施方式的半导体装置的截面图。
[0016]
[图3a]图3a是表示实施方式的半导体装置的制造工序的截面图。
[0017]
[图3b]图3b是表示实施方式的半导体装置的制造工序的截面图。
[0018]
[图3c]图3c是表示实施方式的半导体装置的制造工序的截面图。
[0019]
[图3d]图3d是表示实施方式的半导体装置的制造工序的截面图。
[0020]
[图3e]图3e是表示实施方式的半导体装置的制造工序的截面图。
[0021]
[图3f]图3f是表示实施方式的半导体装置的制造工序的截面图。
[0022]
[图4]图4是实施方式的半导体装置的变形例的截面图。
[0023]
[图5]图5是实施方式的半导体封装件的立体图。
[0024]
[图6]图6是实施方式的二极管半导体装置的截面图。
具体实施方式
[0025]
以下，参照附图对本发明的实施方式进行具体说明。以下说明的实施方式均表示总括性或具体的例子。以下的实施方式所示的数值、形状、材料、构成要素、构成要素的配置位置、构成要素的连接方式、步骤、步骤的顺序等是一例，并非旨在限定本公开(present disclosure)。以下的实施方式中的构成要素中的独立权利要求中没有记载的构成要素作为任意的构成要素进行说明。
[0026]
各附图是示意图，并非精密地图示。因此，例如，在附图中比例尺等未必一致。在附图中，对实质上相同的构成标注相同的附图标记，省略或简化重复的说明。
[0027]
在本说明书中，垂直、水平等表示要素间的关系性的用语及矩形等表示要素的形状的用语以及数值范围并非仅表示严格意思的表达，而是表示包含实质上同等的范围的表达。
[0028]
另外，在本说明书中，“上方”以及“下方”这样的用语并不是指绝对的空间识别中的上方向(铅垂上方)以及下方向(铅垂下方)，而是作为基于层叠构成中的层叠顺序而由相对的位置关系规定的用语来使用。具体而言，在本说明书中，将半导体层的一个第一主面侧设为上侧(上方)，将另一个第二主面侧设为下侧(下方)来进行说明。在半导体装置(纵型晶体管)的实际使用时，也可以是第一主面侧为下侧(下方)且第二主面侧为上侧(上方)。或者，半导体装置(纵型晶体管)也可以以第一主面及第二主面相对于水平面倾斜或正交的姿态来使用。
[0029]
另外，“上方”以及“下方”这样的用语除了适用于以在2个构成要素之间夹设其他构成要素的方式将该2个构成要素相互隔开间隔地配置的情况以外，还适用于以2个构成要素相互密合的方式配置该2个构成要素的情况。
[0030]
以下，对本实施方式的半导体装置的构成进行说明。图1是表示本实施方式的半导体装置101的平面图。半导体装置101包含作为功能器件的一例的功率半导体器件(功率半导体元件)。以下，示出半导体装置101包含纵型晶体管的例子。
[0031]
参照图1，半导体装置101具有包含作为宽带隙半导体的一例的sic(碳化硅)单晶的sic半导体层102。sic半导体层102在本方式(this embodiment)中形成为长方体形状的
芯片状。sic半导体层102包括一侧的第一主面103和另一侧的第二主面104。第一主面103是形成有功能器件的主要结构的器件面。第二主面104也可以是在半导体装置101与连接对象连接时与该连接对象对置的安装面。
[0032]
sic半导体层102的一边的长度可以为1mm以上且10mm以下(例如2mm以上且5mm以下)。在sic半导体层102设定有有源区域106和外侧区域107。有源区域106是形成有纵型的misfet(metal insulator semiconductor field effect transistor：金属绝缘体半导体场效应晶体管)的区域。外侧区域107是有源区域106的外侧的区域。
[0033]
半导体装置101包含分别形成在sic半导体层102的第一主面103上的栅极电极108、栅极指109及源极电极110。栅极电极108和源极电极110分别作为第一主面电极的示例而形成。栅极电极108也可以被称为栅极焊盘，源极电极110也可以被称为源极焊盘。在图1中，栅极电极108、栅极指109及源极电极110为了明确化而由阴影线表示。栅极电极108、栅极指109及源极电极110可以包含铝或铜。
[0034]
栅极电极108在平面图中形成为四边形。栅极电极108以在平面图中横穿外侧区域107以及有源区域106的边界区域的方式，从外侧区域107被引出至有源区域106内。栅极指109形成于外侧区域107。栅极指109从栅极电极108引出，在外侧区域107呈带状延伸。
[0035]
源极电极110与栅极电极108和栅极指109隔开间隔地形成于有源区域106。源极电极110以覆盖由栅极电极108和栅极指109划分的凹状的区域的方式，在平面图中形成为凹形状。栅极电极108和栅极指109被施加栅极电压。栅极电压可以为10v以上且50v以下(例如30v左右)。对源极电极110施加源极电压。源极电压也可以是基准电压(例如gnd电压)。
[0036]
图2是sic半导体层102的截面图，是有源区域106中的misfet的第一方向x的截面图。第一方向x是沿着sic半导体层102的第一主面103(第二主面104)的任意的方向。参照图2，sic半导体层102在本方式中具有包含n

型的sic半导体基板121和n型的sic外延层122的层叠结构。sic半导体基板121作为misfet的漏极区域而形成。sic外延层122作为misfet的漂移区域而形成。
[0037]
sic半导体基板121形成sic半导体层102的第二主面104。sic外延层122形成sic半导体层102的第一主面103。sic半导体层102的第二主面104可以是磨削面。sic半导体基板121的厚度可以为1μm以上且小于1000μm。sic半导体基板121的厚度优选为150μm以下。
[0038]
sic外延层122的厚度可以为1μm以上且100μm以下。sic外延层122的厚度优选为15μm以下或10μm以下。sic外延层122的n型杂质浓度为sic半导体基板121的n型杂质浓度以下。sic外延层122的n型杂质浓度可以为1.0
×
10
15
cm-3
以上且1.0
×
10
18
cm-3
以下。
[0039]
在本方式中，sic外延层122具有沿着sic半导体层102的第一主面103的法线方向z具有不同的n型杂质浓度的多个区域。具体而言，sic外延层122包含n型杂质浓度比较高的高浓度区域122a以及n型杂质浓度比高浓度区域122a低的低浓度区域122b。
[0040]
高浓度区域122a形成于第一主面103侧的区域。低浓度区域122b相对于高浓度区域122a形成在sic半导体层102的第二主面104侧的区域。高浓度区域122a的n型杂质浓度可以为1
×
10
16
cm-3
以上且1
×
10
18
cm-3
以下。低浓度区域122b的n型杂质浓度可以为1
×
10
15
cm-3
以上且1
×
10
16
cm-3
以下。高浓度区域122a的厚度为低浓度区域122b的厚度以下。具体而言，高浓度区域122a的厚度小于低浓度区域122b的厚度。
[0041]
半导体装置101包含覆盖sic半导体层102的第二主面104的漏极电极123。漏极电
极123作为第二主面电极的一例而形成，也可以称为漏极焊盘。在断开(off)时能够施加于源极电极110及漏极电极123之间的最大电压可为1000v以上且10000v以下。
[0042]
漏极电极123可以包含ti(钛)层、ni(镍)层、au(金)层或ag(银)层中的至少1种。漏极电极123也可以具有包含从sic半导体层102的第二主面104起依次层叠的ti层、ni层、au层以及ag层的4层结构。
[0043]
漏极电极123也可以具有包含从sic半导体层102的第二主面104起依次层叠的ti层、al(铝)cu(al与cu的合金)层、ni层以及au层的4层结构。漏极电极123也可以具有包含从sic半导体层102的第二主面104起依次层叠的ti层、alsi(硅)cu(al、si和cu的合金)层、ni层以及au层的4层结构。漏极电极123也可以具有tin(氮化钛)层或包括ti层和tin层的层叠结构来代替ti层。
[0044]
半导体装置101包括在有源区域106中形成于sic半导体层102的第一主面103的表层部的p型的体区126。体区126划定有源区域106。即，在本方式中，体区126在sic半导体层102的第一主面103中形成于形成有源区域106的区域的整个区域。体区126的p型杂质浓度可以为1
×
10
17
cm-3
以上且1
×
10
20
cm-3
以下。
[0045]
半导体装置101包含在有源区域106中形成于sic半导体层102的第一主面103的表层部的多个栅极沟槽131。多个栅极沟槽131沿着任意的第一方向x隔开间隔地形成。多个栅极沟槽131形成为沿着与第一方向x交叉的第二方向y延伸的带状。多个栅极沟槽131在平面图中形成为条带状。各栅极沟槽131的长度可以为0.5mm以上。在本方式中，各栅极沟槽131的长度为1mm以上且10mm以下(例如2mm以上且5mm以下)。
[0046]
各栅极沟槽131贯通体区126，到达sic外延层122。各栅极沟槽131的底壁位于sic外延层122内。具体而言，各栅极沟槽131的底壁位于sic外延层122的高浓度区域122a。在sic半导体层102的第一主面103的法线方向z上，栅极沟槽131的深度可以为0.5μm以上且3μm以下(例如1μm左右)。栅极沟槽131的深度优选为0.5μm以上且1.0μm以下。栅极沟槽131的第一方向x的宽度可以为0.1μm以上且2μm以下(例如0.5μm左右)。栅极沟槽131的第一方向x的宽度优选为0.1μm以上且0.5μm以下。
[0047]
在各栅极沟槽131内形成有栅极绝缘层134以及栅极电极层135。栅极绝缘层134包含氧化硅。栅极绝缘层134也可以包含氮化硅等其他绝缘膜。栅极绝缘层134以在栅极沟槽131内划分凹状的空间的方式沿着栅极沟槽131的内壁面形成为膜状。
[0048]
栅极绝缘层134包含第一区域134a、第二区域134b及第三区域134c。第一区域134a沿着栅极沟槽131的侧壁形成。第二区域134b沿着栅极沟槽131的底壁形成。第三区域134c沿着sic半导体层102的第一主面103形成。第一区域134a的厚度小于第二区域134b的厚度和第三区域134c的厚度。第一区域134a的厚度可以为0.01μm以上且0.2μm以下。第二区域134b的厚度可以为0.05μm以上且0.5μm以下。第三区域134c的厚度可以为0.05μm以上且0.5μm以下。当然，也可以形成具有相同厚度的栅极绝缘层134。
[0049]
栅极电极层135夹着栅极绝缘层134埋入栅极沟槽131中。具体而言，栅极电极层135以充满由栅极绝缘层134划分出的凹状的空间的方式埋入栅极沟槽131中。栅极电极层135由栅极电压控制。栅极电极层135与栅极电极108和栅极指109电连接。
[0050]
栅极电极层135在与栅极沟槽131延伸的方向(第二方向y)正交的截面图中形成为沿着sic半导体层102的第一主面103的法线方向z延伸的壁状。栅极电极层135可以包含导
电性多晶硅。栅极电极层135可以包含作为导电性多晶硅的一例的n型多晶硅或p型多晶硅。栅极电极层135也可以代替导电性多晶硅而包含钨、铝、铜、铝合金或铜合金中的至少一种。
[0051]
半导体装置101包含在有源区域106中形成于sic半导体层102的第一主面103的多个源极沟槽141。各源极沟槽141形成于彼此相邻的2个栅极沟槽131之间的区域。多个源极沟槽141分别形成为沿着第二方向y延伸的带状。多个源极沟槽141在平面图中形成为条带状。在第一方向x上，彼此相邻的源极沟槽141的中央部间的间距可以为1.5μm以上且3μm以下。
[0052]
各源极沟槽141贯通体区126，到达sic外延层122。各源极沟槽141的底壁位于sic外延层122内。具体而言，各源极沟槽141的底壁位于高浓度区域122a。在本方式中，源极沟槽141的深度为栅极沟槽131的深度以上。具体而言，源极沟槽141的深度比栅极沟槽131的深度大。
[0053]
在sic半导体层102的第一主面103的法线方向z上，源极沟槽141的深度可以为0.5μm以上且10μm以下(例如2μm左右)。源极沟槽141的第一方向宽度可以为0.1μm以上且2μm以下(例如0.5μm左右)。在各源极沟槽141内形成有源极绝缘层142及源极电极层143。
[0054]
源极绝缘层142可以包含氧化硅。源极绝缘层142以在源极沟槽141内划分凹状的空间的方式沿着源极沟槽141的内壁面形成为膜状。源极绝缘层142包含第一区域142a及第二区域142b。第一区域142a沿着源极沟槽141的侧壁形成。第二区域142b沿着源极沟槽141的底壁形成。第一区域142a的厚度小于第二区域142b的厚度。第一区域142a的厚度可以为0.01μm以上且0.2μm以下。第二区域142b的厚度可以为0.05μm以上且0.5μm以下。当然，也可以形成具有相同厚度的源极绝缘层142。
[0055]
源极电极层143夹着源极绝缘层142埋入源极沟槽141中。具体而言，源极电极层143以充满由源极绝缘层142划分出的凹状的空间的方式埋入源极沟槽141中。源极电极层143由源极电压控制。源极电极层143的厚度可以为0.5μm以上且10μm以下(例如1μm左右)。
[0056]
源极电极层143优选包含材质上具有接近sic的性质的多晶硅。由此，能够降低在sic半导体层102内产生的应力。源极电极层143可以包含与栅极电极层135相同的导电材料种类。源极电极层143可以包含导电性多晶硅。源极电极层143可以包含作为导电性多晶硅的一例的n型多晶硅或p型多晶硅。源极电极层143也可以代替导电性多晶硅而包含钨、铝、铜、铝合金或铜合金中的至少一种。
[0057]
这样，半导体装置101具有沟槽栅极结构以及沟槽源极结构。沟槽栅极结构包含栅极沟槽131、栅极绝缘层134、栅极电极层135。沟槽源极结构包含源极沟槽141、源极绝缘层142及源极电极层143。
[0058]
半导体装置101在体区126的表层部中，包括被在沿着栅极沟槽131的侧壁的区域内形成的n

型的源极区域153。在本方式中，多个源极区域153在第一方向x上沿着栅极沟槽131的一侧的侧壁以及另一侧的侧壁形成。源极区域153的n型杂质浓度可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。
[0059]
多个源极区域153分别形成为沿着第二方向y延伸的带状。多个源极区域153在平面图中形成为条带状。各源极区域153从栅极沟槽131的侧壁及源极沟槽141的侧壁露出。
[0060]
半导体装置101包含在sic半导体层102的第一主面103的表层部形成的多个p

型的接触区域154。接触区域154的p型杂质浓度大于体区126的p型杂质浓度。接触区域154的p
型杂质浓度可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。
[0061]
多个接触区域154沿着各源极沟槽141的侧壁形成。多个接触区域154沿着第二方向y隔开间隔地形成。多个接触区域154从栅极沟槽131沿着第一方向x隔开间隔而形成。各接触区域154覆盖源极沟槽141的侧壁及底壁。
[0062]
半导体器件101包括在sic半导体层102的第一主面103的表层部形成的多个p型深阱区域155。深阱区域155也被称为在有源区域106中调整sic半导体层102的耐压的耐压调整区域(耐压保持区域)。各深阱区域155以覆盖接触区域154的方式沿着各源极沟槽141的内壁形成。
[0063]
深阱区域155的p型杂质浓度可以与体区126的p型杂质浓度大致相等。深阱区域155的p型杂质浓度也可以超过体区126的p型杂质浓度。深阱区域155的p型杂质浓度也可以小于体区126的p型杂质浓度。深阱区域155的p型杂质浓度也可以小于或等于接触区域154的p型杂质浓度。深阱区域155的p型杂质浓度也可以小于接触区域154的p型杂质浓度。深阱区域155的p型杂质浓度可以为1.0
×
10
17
cm-3
以上且1.0
×
10
19
cm-3
以下。
[0064]
深阱区域155与sic半导体层102(sic外延层122的高浓度区域122a)之间形成pn结。耗尽层从该pn结向彼此相邻的多个栅极沟槽131之间的区域扩展。该耗尽层相对于栅极沟槽131的底壁朝向sic半导体层102的第二主面104侧的区域扩展。
[0065]
半导体器件101包括形成在sic半导体层102的第一主面103上的层间绝缘层191。层间绝缘层191选择性地覆盖有源区域106和外侧区域107。层间绝缘层191可以包含氧化硅或氮化硅。层间绝缘层191也可以包括作为氧化硅的一例的psg(phosphor silicate glass：磷硅玻璃)和/或bpsg(boron phosphor silicate glass：硼磷硅玻璃)。
[0066]
半导体装置101包含形成在层间绝缘层191之上的上述的源极电极110。源极电极110具有包括从sic半导体层102的第一主面103侧(层间绝缘层191侧)依次层叠的第一电极层201、第二电极层202以及第三电极层203的层叠结构。第一电极层201可以具有包括钛层或氮化钛层的单层结构。第一电极层201也可以具有包括从sic半导体层102的第一主面103侧依次层叠的钛层和氮化钛层的层叠结构。
[0067]
第二电极层202的厚度大于第一电极层201的厚度。第二电极层202包含具有比第一电极层201的电阻值低的电阻值的导电材料。第二电极层202可以包含铝、铜、铝合金或铜合金中的至少一种。第二电极层202可以包含铝-硅合金、铝-硅-铜合金或铝-铜合金中的至少一种。在本方式中，第二电极层202包含铝-硅-铜合金。sic半导体层102的第一主面103(晶片的表面)具有起因于层间绝缘层191的有无等的凹凸结构，第二电极层202的表面具有仿照上述凹凸结构而形成的凹凸结构(凹凸部)。
[0068]
第三电极层203包含镍(ni)和铜(cu)中的至少一种。第三电极层203可以具有包括镍层或铜层的单层结构。第三电极层203也可以具有包括镍层和铜层的层叠结构。第三电极层203优选包含镍层。第三电极层203比第二电极层202硬。通过在第二电极层202之上设置比较硬的第三电极层203，例如能够抑制在引线键合时源极电极110剥落、产生结构的破坏。即，能够提高机械强度。
[0069]
例如，关于sic半导体层102的第一主面103的法线方向z，第三电极层203的厚度可以为1μm以上且10μm以下。第三电极层203的表面的平坦性比第二电极层202的平坦性高。具体而言，第三电极层203的厚度方向上的最高位置与最低位置的差值小于第二电极层202的
厚度方向上的最高位置与最低位置的差值。
[0070]
具体而言，一个有源单元(参照图2)中的第三电极层203的厚度方向上的最高位置与最低位置的差值小于第二电极层202的厚度方向上的最高位置与最低位置的差值。最高位置典型地是层间绝缘层191的中心部a处的各层的表面位置，最低位置典型地是相邻的2个层间绝缘层191的中间位置b处的各层的表面位置。然而，由于在sic半导体层102的第一主面103(晶片的表面)形成的结构各种各样，所以最高位置以及最低位置的定义不限于此。
[0071]
半导体装置101包含形成在第三电极层203之上的氧化层204。氧化层204由包含金属氧化物的金属氧化层构成。具体而言，氧化层204通过源极电极110(第一主面电极)的外表面的氧化而形成。即，氧化层204包含源极电极110的氧化物。更具体而言，氧化层204通过第三电极层203氧化而形成，包含镍和铜中的至少一种的氧化物。即，氧化层204包含氧化镍或氧化铜。氧化层204优选具有小于源极电极110的厚度的厚度。氧化层204特别优选具有小于第三电极层203的厚度的厚度。
[0072]
在引线键合时，通过连接键合线而除去氧化层204，键合线与第三电极层203直接连接。在键合线与第三电极层203的连接部分以外的区域中，即使在引线键合后也残留氧化层204。因此，在连接有键合线的状态下，第三电极层203具有被氧化层204覆盖的覆盖部以及与键合线连接的连接部。第三电极层203的连接部由除去了氧化层204的至少一部分的除去部构成，键合线直接电连接以及机械连接。
[0073]
虽然省略了具体的图示，但半导体装置101包括形成在层间绝缘层191之上的上述的栅极电极108以及上述的栅极指109。栅极电极108与源极电极110同样，具有包含从sic半导体层102的第一主面103侧(层间绝缘层191侧)依次层叠的第一电极层201、第二电极层202以及第三电极层203的层叠结构。上述的氧化层204也形成于栅极电极108的外表面(第三电极层203)。
[0074]
接下来，对半导体装置101的制造工序进行说明。图3a至图3f是表示图2所示的半导体装置101的制造方法的一例的图。
[0075]
首先，参照图3a，准备成为n

型的sic半导体基板121的基底的n

型的sic半导体晶片301。sic半导体晶片301具有一侧的第一晶片主面302和另一侧的第二晶片主面303。接下来，在sic半导体晶片301的第一晶片主面302上形成sic外延层122。sic外延层122通过外延生长法，从sic半导体晶片301的第一晶片主面302上生长sic而形成。
[0076]
在本工序中，通过调节n型杂质的添加量，形成具有高浓度区域122a和低浓度区域122b的sic外延层122。由此，形成包含sic半导体晶片301和sic外延层122的sic半导体层102。sic半导体层102包括第一主面103和第二主面104。以下，使用sic半导体层102、第一主面103以及第二主面104进行说明。
[0077]
接下来，在sic半导体层102的第一主面103的表层部中形成p型的体区126。在本工序中，体区126形成在sic半导体层102的第一主面103的表层部的整个区域。体区126通过向sic半导体层102的第一主面103引入p型杂质而形成。
[0078]
接着，在体区126的表层部形成n

型的源极区域153。源极区域153通过向体区126的表层部引入n型杂质而形成。在本工序中，源极区域153形成于sic半导体层102的第一主面103的表层部的整个区域。接下来，在sic半导体层102的第一主面103上形成硬掩模304。硬掩模304可以包含氧化硅。硬掩模304可以通过cvd(chemical vapor deposition：化学气
相沉积)法或热氧化处理法来形成。在本工序中，硬掩模304通过热氧化处理法形成。
[0079]
接着，参照图3b，通过隔着抗蚀剂掩模的蚀刻法(例如干式蚀刻法)，除去sic半导体层102的不需要的部分。在本工序中，除去sic外延层122的不需要的部分。由此，形成栅极沟槽131及源极沟槽141。接着，形成掩模307。掩模307填埋栅极沟槽131、源极沟槽141以及外侧区域107而覆盖sic半导体层102的第一主面103。掩模307具有包括多晶硅层308和绝缘层309的层叠结构。绝缘层309包含氧化硅。
[0080]
多晶硅层308也可以通过cvd法形成。绝缘层309可以通过cvd法或热氧化处理法形成。绝缘层309在本工序中通过对多晶硅层308的热氧化处理法形成。
[0081]
接着，通过隔着抗蚀剂掩模的蚀刻法(例如干式蚀刻法)，除去掩模307的不需要的部分。由此，源极沟槽141以及外侧区域107从掩模307露出。接着，通过隔着掩模307的蚀刻法(例如干式蚀刻法)，除去sic半导体层102的不需要的部分。由此，源极沟槽141以及外侧区域107被进一步下挖。
[0082]
接下来，在sic半导体层102的第一主面103的表层部中形成深阱区域155。深阱区域155通过向sic半导体层102的第一主面103引入p型杂质而形成。p型杂质经由掩模307被引入到sic半导体层102的第一主面103。
[0083]
接着，参照图3d，去除掩模307。接着，在sic半导体层102的第一主面103的表层部形成接触区域154。接触区域154通过向sic半导体层102的第一主面103引入p型杂质而形成。p型杂质经由抗蚀剂掩模被引入到sic半导体层102的第一主面103。
[0084]
接着，在sic半导体层102的第一主面103之上，形成成为栅极绝缘层134及源极绝缘层142的基底的基底绝缘层。基底绝缘层也可以包含氧化硅。基底绝缘层也可以通过cvd法或热氧化处理法形成。接着，成为栅极电极层135及源极电极层143的基底的基底导电体层形成在sic半导体层102的第一主面103之上。基底导电体层填埋栅极沟槽131、源极沟槽141以及外侧区域107而覆盖sic半导体层102的第一主面103。
[0085]
基底导电体层也可以包含多晶硅。基底导电体层也可以通过cvd法形成。cvd法也可以是lp-cvd(low pressure-cvd：低压cvd)法。接着，去除基底导电体层的不需要的部分。基底导电体层的不需要的部分被去除直到基底绝缘层露出为止。基底导电体层的不需要的部分也可以通过将基底绝缘层作为蚀刻停止层的蚀刻法来去除。
[0086]
基底导电体层的不需要的部分也可以通过隔着具有规定图案的掩模的蚀刻法(例如湿式蚀刻法)来去除。由此，形成栅极电极层135和源极电极层143。
[0087]
接下来，参照图3e，在sic半导体层102的第一主面103上形成层间绝缘层191。层间绝缘层191一并覆盖有源区域106和外侧区域107。层间绝缘层191可以包含氧化硅或氮化硅。层间绝缘层191也可以通过cvd法形成。接着，去除层间绝缘层191的不需要的部分。层间绝缘层191的不需要的部分也可以通过隔着抗蚀剂掩模的蚀刻法(例如干式蚀刻法)除去。
[0088]
接着，去除从层间绝缘层191露出的基底绝缘层的不需要的部分。基底绝缘层的不需要的部分也可以通过蚀刻法(例如干蚀刻法)去除。由此，基底绝缘层被分割为栅极绝缘层134和源极绝缘层142。
[0089]
接着，成为栅极电极108及源极电极110的基底的基底电极层形成在层间绝缘层191之上。在本工序中，形成第一电极层201和第二电极层202。在本工序中，首先，在层间绝缘层191上形成第一电极层201。第一电极层201包括从层间绝缘层191上依次形成钛层和氮
化钛层的工序。钛层和氮化钛层可以通过溅射法形成。也可以形成具有由钛层或氮化钛层构成的单层结构的第一电极层201。
[0090]
接下来，在第一电极层201上形成第二电极层202。第二电极层202可以包含铝-硅-铜合金。第二电极层202也可以通过溅射法形成。
[0091]
接着，在sic半导体层102的第二主面104形成漏极电极123。在本工序中，也可以包括将ti层、ni层、au层或ag层中的至少一种形成为漏极电极123的工序。ti层、ni层、au层或ag层可以通过溅射法形成。漏极电极123的形成工序也可以包括从sic半导体层102的第二主面104起依次形成ti层、ni层、au层以及ag层的工序。ti层、ni层、au层和ag层可以通过溅射法形成。
[0092]
接下来，参照图3f，在第二电极层202上形成第三电极层203。第三电极层203可以包含镍和铜中的至少一种。第三电极层203也可以具有包括镍层或铜层的单层结构。第三电极层203也可以具有包括镍层和铜层的层叠结构。
[0093]
在本工序中，首先，在sic半导体层102的第二主面104的漏极电极123的表面粘贴背面胶带205。接着，通过镀覆法在第二电极层202上形成第三电极层203。例如镀覆法可以是化学镀覆法。在形成第三电极层203之后，剥离背面胶带205。在形成第三电极层203之后，通过氧化在第三电极层203的表面上形成氧化层204。氧化层204的形成工序也可以包含在第三电极层203的形成工序中。
[0094]
然后，沿着切割线(切割留白)选择性地切断sic半导体层102(sic半导体晶片301)。由此，从一片sic半导体晶片301切出多个半导体装置101。对于切割后的半导体装置101，实施对第三电极层203连接键合线等导线(导电连接构件)的工序。经过包含以上的工序而形成半导体装置101。
[0095]
在此，通过背面胶带205的粘贴而仅在第一主面103侧形成第三电极层203，但也可以不粘贴背面胶带205而实施化学镀敷法，在第一主面103侧和第二主面104侧这两侧形成电极层(第三电极层203)。即，与第三电极层203对应的电极层也可以覆盖漏极电极123。
[0096]
图4是表示该情况下的半导体装置101的构成的截面图。如该图所示，漏极电极123包含从sic半导体层102的第二主面104起依次形成的第四电极层123a和第五电极层123b。第四电极层123a相当于图2所示的漏极电极123。
[0097]
第四电极层123a例如由与第二电极层202相同的材料构成。例如，第四电极层123a和第二电极层202由铝构成。另外，第五电极层123b由与第三电极层203相同的材料构成。第五电极层123b在与第三电极层203相同的工序中通过化学镀敷法形成。
[0098]
第五电极层123b可以包含镍和铜中的至少一种。第五电极层123b可以具有包括镍层或铜层的单层结构。第五电极层123b也可以具有包括镍层和铜层的层叠结构。第五电极层123b的表面也可以与第三电极层203的表面同样地被氧化层204覆盖。即，半导体装置101也可以包括在第二主面104侧覆盖漏极电极123的表面(第五电极层123b的表面)的氧化层(第二主面104侧的氧化层204)。
[0099]
接着，对包含半导体装置101的半导体封装件401的构成进行说明。图5是透过密封体407示出组装有上述的半导体装置101的半导体封装件401的立体图。
[0100]
半导体封装件401包括半导体芯片402、焊盘部403、散热器404、多个(在本方式中为3个)端子405、多根(在本方式中为3根)导线406以及密封体407。上述的半导体装置101作
为半导体芯片402而被应用。
[0101]
焊盘部403包括金属板。焊盘部403可以包含铝、铜等。焊盘部403在平面图中形成为四边形。焊盘部403具有半导体芯片402的平面面积以上的平面面积。半导体芯片402的漏极电极123通过芯片键合与焊盘部403电连接。
[0102]
散热器404与焊盘部403的一个边连接。在本方式中，焊盘部403和散热器404由一张金属板形成。在散热器404形成有贯通孔404a。贯通孔404a形成为圆形状。多个端子405相对于焊盘部403沿着与散热器404相反侧的边排列。多个端子405分别包括呈带状延伸的金属板。端子405可以包含铝、铜等。多个端子405包含第一端子405a、第二端子405b及第三端子405c。
[0103]
第一端子405a、第二端子405b以及第三端子405c相对于焊盘部403沿着与散热器404相反的一侧的边隔开间隔地排列。第一端子405a、第二端子405b以及第三端子405c沿着与它们的排列方向正交的方向呈带状延伸。第二端子405b及第三端子405c从两侧夹住第一端子405a。
[0104]
多根导线406也可以是键合线等。在本方式中，多根导线406包括导线406a、导线406b以及导线406c。导线406a与半导体芯片402的栅极电极108及第一端子405a电连接。导线406b与半导体芯片402的源极电极110及第二端子405b电连接。导线406c与焊盘部403以及第三端子405c电连接。在键合线由铝构成的情况下，优选第三电极层(第三电极层203)的至少表面由镍构成。
[0105]
密封体407以使散热器404和多个端子405的一部分露出的方式密封半导体芯片402、焊盘部403和多根导线406。密封体407包含密封树脂。密封体407形成为长方体形状。半导体封装件401的形态不限于图5所示的形态。
[0106]
作为半导体封装件401，也可以应用sop(small outline package：小外形封装)、qfn(quad flat non lead package：四侧扁平无引脚封装)、dfp(dual flat package：双侧扁平封装)、dip(dual inline package：双列直插封装)、qfp(quad flat package：四侧扁平封装)、sip(single inline package：单列直插封装)，或者应用soj(small outline j-leaded package：小外形j型引脚封装)或与其类似的各种半导体封装。
[0107]
在上述说明中，示出了半导体装置101所包含的功能器件(半导体元件)为纵型晶体管的例子，但半导体装置101也可以包含纵型二极管。半导体装置101可以包括晶体管和二极管中的任一方，也可以包括晶体管和二极管双方。
[0108]
图6是包含二极管的半导体装置101的截面图。如图6所示，该半导体装置101包含sic半导体层501。sic半导体层501包含n

型的sic半导体基板502和n-型的sic外延层503。sic半导体基板502的杂质密度例如为约1
×
10
18
cm-3
至约1
×
10
21
cm-3
。sic外延层503的杂质密度例如为约5
×
10
14
cm-3
至约5
×
10
16
cm-3
。sic外延层503可以具有形成在sic半导体基板502上的缓冲层和形成在缓冲层上的漂移层。
[0109]
半导体装置101包括覆盖sic半导体基板502的背面((000-1)c面)的阴极电极504。阴极电极504作为第二主面电极的一例而形成。阴极电极504覆盖sic半导体基板502的背面的整个区域。阴极电极504与阴极端子连接。
[0110]
半导体装置101包含形成于sic外延层503的表面((0001)si面)的场绝缘膜505。场绝缘膜505由sio2(氧化硅)构成，但也可以由氮化硅(sin)等其他绝缘物构成。
[0111]
半导体装置101包含形成在场绝缘膜505上的阳极电极506。阳极电极506作为第一主面电极的一例而形成。阳极电极506与阳极端子连接。阳极电极506包括第一电极层507和第二电极层508。第一电极层507形成在sic外延层503及场绝缘膜505上。第二电极层508形成在第一电极层507上。
[0112]
例如，第一电极层507可以包含铝、铜、铝合金或铜合金中的至少一种。第一电极层507可以包含铝-硅合金、铝-硅-铜合金或铝-铜合金中的至少一种。
[0113]
第二电极层508可以包含镍和铜中的至少一种。第二电极层508可以具有包括镍层或铜层的单层结构。第二电极层508可以具有包括镍层和铜层的层叠结构。第二电极层508优选包含镍层。第二电极层508比第一电极层507硬。通过在第一电极层507上设置比较硬的第二电极层508，例如能够抑制在引线键合时阳极电极506剥落、或产生结构的破坏。即，能够提高机械强度。
[0114]
半导体装置101包括形成在第二电极层508上的氧化层509。氧化层509由包含金属氧化物的金属氧化层构成。具体而言，氧化层509通过阳极电极506(第一主面电极)的外表面的氧化而形成。即，氧化层509包含阳极电极506的氧化物。更具体而言，氧化层509通过第二电极层508氧化而形成，包含镍层和铜层中的至少一种的氧化物。即，氧化层509包含氧化镍或氧化铜。氧化层509优选具有小于阳极电极506的厚度的厚度。氧化层509特别优选具有小于第二电极层508的厚度的厚度。
[0115]
在引线键合时，通过连接键合线而除去氧化层509，键合线与第二电极层508直接连接。在键合线与第二电极层508的连接部分以外的区域中，即使在引线键合后也残留氧化层204。因此，在连接有键合线的状态下，第二电极层508具有被氧化层509覆盖的覆盖部以及与键合线连接的连接部。第二电极层508的连接部由除去了氧化层509的至少一部分的除去部构成，键合线直接电连接以及机械连接。
[0116]
半导体装置101包含在sic外延层503的表面附近(表层部)形成的p型的jte(junction termination extension：结终端扩展)结构510(杂质区域)。jte(junction termination extension，结终端扩展)结构510以与阳极电极506的第一电极层507相接的方式形成。
[0117]
如上所述，本实施方式的半导体装置具有以下的特征。如图2所示，本发明的一个方式的半导体装置101是包含纵型功率半导体元件的半导体装置。半导体装置101包括sic半导体层102、第一电极层(第二电极层202)、第二电极层(第三电极层203)、第三电极层(漏极电极123)以及氧化层204。
[0118]
sic半导体层102具有第一主面103和该第一主面103的相反侧的第二主面104，包含sic作为主成分。第一电极层(第二电极层202)形成于sic半导体层102的第一主面103侧。第二电极层(第三电极层203)形成在第一电极层(第二电极层202)上，与纵型功率半导体元件的第一端子电连接。第二电极层(第三电极层203)比第一电极层(第二电极层202)硬。
[0119]
第三电极层(漏极电极123)形成于sic半导体层102的第二主面104侧，与纵型功率半导体元件的第二端子电连接。氧化层204形成于第二电极层(第三电极层203)的表面。根据该结构，通过第二电极层(第三电极层203)，例如能够抑制引线键合时的结构的破坏。因此，能够提高机械强度。
[0120]
例如，第二电极层(第三电极层203)由镍(ni)或铜(cu)构成，氧化层204由镍或铜
的氧化物构成。例如，也可以是，纵型功率半导体元件是纵型晶体管，第一端子是源极端子，第二端子是漏极端子。也可以是，纵型功率半导体元件是纵型晶体管，第一端子是栅极端子，第二端子是漏极端子。如图6所示，也可以是，纵型功率半导体元件是纵型二极管，第一端子和第二端子中的一方是阳极端子，另一方是阴极端子。
[0121]
例如，第二电极层(第三电极层203)由镀层形成。例如，如图4所示，半导体装置101还包括第四电极层(第五电极层123b)。第四电极层(第五电极层123b)形成在第三电极层(第四电极层123a)的与sic半导体层102侧相反侧的表面上。第四电极层(第五电极层123b)比第三电极层(第四电极层123a)硬。例如，如图5所示，本发明的一个方式的半导体封装件包含半导体装置101(半导体芯片402)和与第二电极层(第三电极层203)连接的键合线(导线406)。
[0122]
本发明的一个方式的半导体装置的制造方法是包含纵型功率半导体元件的半导体装置101的制造方法。该半导体装置的制造方法包括第一工序、第二工序以及第三工序。在第一工序中，在sic半导体层102的第一主面103侧形成第一电极层(第二电极层202)。在第二工序中，在第一电极层(第二电极层202)上形成与纵型功率半导体元件的第一端子电连接且比第一电极层(第二电极层202)硬的第二电极层(第三电极层203)。在第三工序中，在第二电极层(第三电极层203)连接键合线(导线406)。根据该制造方法，通过第二电极层(第三电极层203)，能够抑制引线键合时的结构的破坏。因此，能够提高机械强度。
[0123]
例如，在形成第二电极层(第三电极层203)的工序(第二工序)中，通过镀覆法形成第二电极层(第三电极层203)。在上述制造方法中，键合线(导线406)的连接工序(第三工序)也可以包含在半导体封装件的制造方法中。
[0124]
以上，基于实施方式对一个或多个方式的半导体装置进行了说明，但本发明并不限定于这些实施方式。只要不脱离本公开的主旨，本领域技术人员能够想到的各种变形被实施于实施方式的方式以及通过不同的实施方式中的构成要素的组合而构建的方式也包含于本公开的范围内。
[0125]
另外，上述的各实施方式能够在权利要求书或其等同的范围内进行各种变更、置换、附加、省略等。作为产业上的可利用性，本发明可应用于半导体装置及半导体封装件等。
[0126]
以下，示出从本说明书以及附图提取的特征的例子。以下，提供能够提高机械强度的半导体装置、半导体封装件以及它们的制造方法。以下，括号内的字母数字表示上述的实施方式中的对应构成要素等，但并不是将各项目的范围限定于实施方式的意思。
[0127]
[a1]一种半导体装置(101)，其为包含纵型功率半导体元件的半导体装置(101)，包括：半导体层(102、501)，其具有第一主面(103)以及该第一主面(103)的相反侧的第二主面(104)，包含sic作为主成分；第一电极层(202、507)，其形成于上述半导体层(102、501)的上述第一主面(103)侧；第二电极层(203、508)，其形成于上述第一电极层(202、507)上，与上述纵型功率半导体元件的第一端子电连接，比上述第一电极层(202、507)硬；第三电极层(123、123a、123b、504)，其形成于上述sic半导体层(102、501)的上述第二主面(104)侧，与上述纵型功率半导体元件的第二端子电连接；以及氧化层(204、509)，其形成于上述第二电极层(203、508)的表面。
[0128]
[a2]根据a1所述的半导体装置(101)，其中，上述第二电极层(203、508)由镍或cu构成，上述氧化层(204、509)由镍或cu的氧化物构成。
[0129]
[a3]根据a1或a2所述的半导体装置(101)，其中，上述纵型功率半导体元件是纵型晶体管，上述第一端子是源极端子，上述第二端子是漏极端子。
[0130]
[a4]根据a1～a3中任一项所述的半导体装置(101)，其中，上述第二电极层(203、508)通过镀敷而形成。
[0131]
[a5]根据a1～a4中任一项所述的半导体装置(101)，其中，上述半导体装置(101)还具备第四电极层(123b)，其形成于上述第三电极层(123、123a、123b、504)的与上述sic半导体层(102、501)侧相反的一侧的表面上且比上述第三电极层(123、123a、123b、504)硬。
[0132]
[a6]一种半导体封装件(401)，其具备a1～a5中任一项所述的半导体装置(101)以及与上述第二电极层(203、508)连接的键合线(406)。
[0133]
[a7]一种半导体装置(101)的制造方法，其是包含纵型功率半导体元件的半导体装置(101)的制造方法，包括：在包含sic作为主成分的半导体层(102、501)的第一主面(103)侧形成第一电极层(202、507)的工序，在上述第一电极层(202、507)上形成与上述纵型功率半导体元件的第一端子电连接且比上述第一电极层(202、507)硬的第二电极层(203、508)的工序，以及在上述第二电极层(203、508)连接键合线(406)的工序。
[0134]
[a8]根据a7所述的半导体装置(101)的制造方法，其中，在形成上述第二电极层(203、508)的工序中，通过镀敷形成上述第二电极层(203、508)。
[0135]
[b1]一种半导体装置(101)，其包含：半导体层(102、501)，其具有一侧的第一主面(103)和另一侧的第二主面(104)；第二电极(108、110、506)，其包含覆盖上述第一主面(103)的第一电极(202、507)和具有比上述第一电极(202、507)高的硬度且覆盖上述第一电极(202、507)的第二电极(203、508)；以及氧化层(204、509)，其覆盖上述第二电极(108、110、506)。
[0136]
[b2]根据b1所述的半导体装置(101)，其中，上述氧化层(204、509)由包含金属氧化物的金属氧化层构成。
[0137]
[b3]根据b1或b2所述的半导体装置(101)，其中，上述氧化层(204、509)包含上述第二电极(108、110、506)的氧化物。
[0138]
[b4]根据b1～b3中任一项所述的半导体装置(101)，其中，上述氧化层(204、509)比上述第二电极(108、110、506)薄。
[0139]
[b5]根据b1～b4中任一项所述的半导体装置(101)，其中，上述氧化层(204、509)比上述第二电极(203、508)薄。
[0140]
[b6]根据b1～b5中任一项所述的半导体装置(101)，其中，上述氧化层(204、509)包含上述第二电极(203、508)的氧化物。
[0141]
[b7]根据b6所述的半导体装置(101)，其中，上述第二电极(203、508)包含镍和铜中的至少一种，上述氧化层(204、509)包含镍和铜中的至少一种的氧化物。
[0142]
[b8]根据b1～b7中任一项所述的半导体装置(101)，其中，上述第二电极(203、508)由镀层构成。
[0143]
[b9]根据b1～b8中任一项所述的半导体装置(101)，其中，上述半导体层(102、501)包含宽带隙半导体作为主成分。
[0144]
[b10]根据b1～b9中任一项所述的半导体装置(101)，其中，上述半导体层(102、501)包含sic作为主成分。
[0145]
[b11]根据b1～b10中任一项所述的半导体装置(101)，其中，还包含形成于上述半导体层(102、501)的功能器件，上述第二电极(108、110、506)与上述功能器件电连接。
[0146]
[b12]根据b11所述的半导体装置(101)，其中，上述功能器件包括具有源极的晶体管，上述第二电极(108、110、506)包含与上述晶体管的上述源极电连接的源极电极(110)。
[0147]
[b13]根据b11所述的半导体装置(101)，其中，上述功能器件包括具有栅极的晶体管，上述第二电极(108、110、506)包含与上述晶体管的上述栅极电连接的栅极电极(108)。
[0148]
[b14]根据b11所述的半导体装置(101)，其中，上述功能器件包括具有阳极的二极管，上述第二电极(108、110、506)包含与上述二极管的上述阳极电连接的阳极电极(506)。
[0149]
[b15]根据b1～b14中任一项所述的半导体装置(101)，其中，还包括覆盖上述第二主面(104)的第二主面电极(123、123a、123b、504)。
[0150]
[b16]根据b15所述的半导体装置(101)，其中，上述第二主面电极(123、123a、123b、504)包括覆盖上述第二主面(104)的第三电极(123a)以及具有比上述第三电极(123a)高的硬度且覆盖上述第三电极(123a)的第四电极(123b)。
[0151]
[b17]一种半导体封装件(401)，其包含b1～b16中任一项所述的半导体装置(101)以及与上述第二电极(108、110、506)电连接的键合线(406)。
[0152]
[b18]根据b17所述的半导体封装件(401)，其中，上述键合线(406)贯通上述氧化层(204、509)而与上述第二电极(203、508)电连接及机械连接，上述第二电极(108、110、506)具有被上述氧化层(204、509)覆盖的覆盖部及与上述键合线(406)直接连接的连接部。
[0153]
[b19]一种半导体装置(101)的制造方法，包括：准备具有主面(103)的半导体层(102、501)的工序，在上述主面(103)之上形成第一电极(202、507)并在上述第一电极(202、507)之上形成具有比上述第一电极(202、507)高的硬度的第二电极(203、508)从而在上述主面(103)之上形成包含上述第一电极(202、507)以及上述第二电极(203、508)的第二电极(108、110、506)的工序，以及形成覆盖上述第二电极(108、110、506)的外表面的氧化层(204、509)的工序。
[0154]
[b20]一种半导体封装件(401)的制造方法，其包括b19所述的半导体装置(101)的制造方法以及使键合线(406)与上述第二电极(108、110、506)连接的工序。
[0155]
符号说明
[0156]
101：半导体装置；102：sic半导体层；103：第一主面；104：第二主面；108：栅极电极(第一主面电极)；110：源极电极(第一主面电极)；123：漏极电极(第二主面电极)；123a：第四电极层；123b：第五电极层；201：第一电极层；202：第二电极层；203：第三电极层；204：氧化层；401：半导体封装件；402：半导体芯片(半导体装置)；406：导线(键合线)；501：sic半导体层；504：阴极电极(第二主面电极)；506：阳极电极(第一主面电极)；507：第一电极层；508：第二电极层；509：氧化层。