半导体装置的制作方法

1.本发明的一个方式涉及一种半导体装置。
2.本发明的一个方式不限定于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、摄像装置、存储装置、信号处理装置、处理器、电子设备、系统、它们的驱动方法、它们的制造方法或它们的检查方法。


背景技术：

3.近年来，中央处理器(cpu)、图形处理器(gpu)、存储装置、传感器等电子构件被用于个人计算机、智能手机、数码相机等各种电子设备。该电子构件在微型化及低功耗等各方面都得到了改进。
4.尤其是，近年来电子设备所利用的数据量增加，因此需要存储容量大的存储装置。因此，已在研讨开发一种以一个存储元件保持多值数据或模拟数据的存储装置。专利文献1及专利文献2公开了一种能够进行多值数据的写入及读出的半导体装置。[先行技术文献][专利文献]
[0005]
[专利文献1]日本专利申请公开第2012-256400号公报[专利文献2]日本专利申请公开第2014-199707号公报


技术实现要素：

发明所要解决的技术问题
[0006]
需要一种能够长期保持模拟数据且准确地读出所保持的模拟数据的半导体装置。
[0007]
在形成沟道的半导体层含有硅的晶体管(也被称为“si晶体管”)中，随着工艺规则的缩小元件不断微型化。另外，随着元件的微型化，栅极绝缘膜不断薄膜化，经栅极绝缘膜的泄漏电流成为问题。
[0008]
本发明的一个方式的目的之一是提供一种能够保持模拟数据的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够准确地读出所保持的模拟数据的半导体装置。另外，本发明的一个方式的目的之一是提供一种占有面积减小的半导体装置。另外，本发明的一个方式的目的之一是提供一种功耗降低的半导体装置。另外，本发明的一个方式的目的之一是提供一种存储容量大的半导体装置。此外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。另外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。
[0009]
注意，本发明的一个方式的目的不局限于上述目的。上述目的并不妨碍其他目的的存在。其他目的是指将在下面的记载中描述的上述以外的目的。所属技术领域的普通技
术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的目的。本发明的一个方式实现上述目的及其他目的中的至少一个目的。此外，本发明的一个方式不一定需要实现所有的上述目的及其他目的。解决技术问题的手段
[0010]
本发明的一个方式是一种半导体装置，该半导体装置使用四个晶体管及两个电容器构成两个保持电路、两个自举电路以及一个源极跟随电路。两个保持电路分别设置有存储节点，一个存储节点被写入数据电位且另一个存储节点被写入参考电位。在读出数据时，一个自举电路中一个存储节点的电位被升压，另一个自举电路中另一个存储节点的电位被升压。使用源极跟随电路输出两个存储节点间的电位差。通过使用源极跟随电路，可以降低输出阻抗。
[0011]
本发明的另一个方式是一种包括第一至第五电路的半导体装置，其中，第一电路具有保持第一电位的功能，第二电路具有使第一电位升压的功能，第三电路具有保持第二电位的功能，第四电路具有使第二电位升压的功能，并且，第五电路具有输出相当于被升压的第一电位与被升压的第二电位间的电位差的第三电位的功能。
[0012]
上述半导体装置例如也可以包括第一至第四晶体管、第一电容器以及第二电容器。另外，第一电路也可以包括第一晶体管及第一电容器，第二电路也可以包括第二晶体管及第一电容器，第三电路也可以包括第三晶体管及第二电容器，第四电路也可以包括第四晶体管及第二电容器，并且第五电路也可以包括第二晶体管及第四晶体管。
[0013]
本发明的另一个方式是一种半导体装置，包括第一至第四晶体管、第一电容器以及第二电容器，其中，第一晶体管的源极和漏极中的一个与第一端子电连接，第一晶体管的源极和漏极中的另一个与第二晶体管的栅极电连接，第一晶体管的栅极与第二端子电连接，第三晶体管的源极和漏极中的一个与第三端子电连接，第三晶体管的源极和漏极中的另一个与第四晶体管的栅极电连接，第三晶体管的栅极与第四端子电连接，第二晶体管的源极和漏极中的一个与第五端子电连接，第二晶体管的源极和漏极中的另一个与第七端子电连接，第四晶体管的源极和漏极中的一个与第六端子电连接，第四晶体管的源极和漏极中的另一个与第七端子电连接，第一电容器的一个电极与第二晶体管的栅极电连接，第一电容器的另一个电极与第七端子电连接，第二电容器的一个电极与第四晶体管的栅极电连接，并且，第二电容器的另一个电极与第七端子电连接。
[0014]
另外，第三端子也可以与第六端子电连接。第一晶体管及第三晶体管优选在形成沟道的半导体层中包含氧化物半导体。并且，第二晶体管及第四晶体管优选在形成沟道的半导体层中包含氧化物半导体。氧化物半导体优选包含铟和锌中的至少一个。发明效果
[0015]
根据本发明的一个方式，可以提供一种能够保持模拟数据的半导体装置。另外，根据本发明的一个方式，可以提供一种能够准确地读出所保持的模拟数据的半导体装置。另外，根据本发明的一个方式，可以提供一种占有面积减小的半导体装置。另外，根据本发明的一个方式，可以提供一种功耗降低的半导体装置。另外，根据本发明的一个方式，可以提供一种存储容量大的半导体装置。此外，根据本发明的一个方式，可以提供一种可靠性高的半导体装置。另外，根据本发明的一个方式，可以提供一种新颖的半导体装置。
[0016]
注意，本发明的一个方式的效果不局限于上述效果。上述效果并不妨碍其他效果
的存在。其他效果是指将在下面的记载中描述的上述以外的效果。所属技术领域的普通技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的效果。此外，本发明的一个方式具有上述效果及其他效果中的至少一个效果。因此，本发明的一个方式有时不具有上述效果。附图简要说明
[0017]
图1a及图1b是根据本发明的一个方式的半导体装置的电路图。图2a及图2b是根据本发明的一个方式的半导体装置的电路图。图3a及图3b是根据本发明的一个方式的半导体装置的电路图。图4a及图4b是示出晶体管的电路符号的图。图5a及图5b是说明源极跟随电路的图。图6是说明半导体装置的工作例子的时序图。图7a及图7b是说明半导体装置的工作例子的图。图8a及图8b是说明半导体装置的工作例子的图。图9是根据本发明的一个方式的半导体装置的电路图。图10a是说明半导体装置的结构例子的方框图。图10b是半导体装置的立体图。图11是说明cpu的方框图。图12a及图12b是半导体装置的立体图。图13a及图13b是半导体装置的立体图。图14a及图14b是半导体装置的立体图。图15a、图15b是说明神经网络的结构例子的图。图16是示出半导体装置的结构例子的图。图17a至图17c是示出晶体管的结构例子的图。图18a是说明igzo的结晶结构的分类的图，图18b是说明结晶性igzo的xrd光谱的图，图18c是说明结晶性igzo的纳米束电子衍射图案的图。图19a是示出半导体晶片的一个例子的立体图，图19b是示出芯片的一个例子的立体图，图19c及图19d是示出电子构件的一个例子的立体图。图20a至图20j是说明电子设备的一个例子的图。图21a至图21e是说明电子设备的一个例子的图。图22a至图22c是说明电子设备的一个例子的图。图23a及图23b是根据实施例的图。图24是根据实施例的图。图25是根据实施例的图。实施发明的方式
[0018]
以下说明本发明的实施方式。但是，本发明的一个实施方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是本发明在不脱离其宗旨及其范围的条件下，其方式及详细内容可以被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅局限在以下所示的实施方式所记载的内容中。
[0019]
在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。此外，半导体装置是指能
够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具有集成电路的芯片或封装中容纳有芯片的电子构件等。此外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
[0020]
此外，在本说明书等中，当记载为“x与y连接”时，表示在本说明书等中公开了如下情况：x与y电连接的情况；x与y在功能上连接的情况；以及x与y直接连接的情况。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中公开了。x和y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
[0021]
作为x和y电连接的情况的一个例子，可以在x和y之间连接一个以上的能够电连接x和y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示器件、发光器件、负载等)。此外，开关具有控制开启状态和关闭状态的功能。换言之，开关具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能。
[0022]
作为x与y在功能上连接的情况的一个例子，例如可以在x与y之间连接有一个以上的能够在功能上连接x与y的电路(例如，逻辑电路(反相器、nand电路、nor电路等)、信号转换电路(数字模拟转换电路、模拟数字转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号生成电路、存储电路、控制电路等)。注意，例如，即使x与y之间夹有其他电路，当从x输出的信号传送到y时，就可以说x与y在功能上是连接着的。
[0023]
此外，当明确地记载为“x与y电连接”时，包括如下情况：x与y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接x与y的情况)；以及x与y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接x与y的情况)。
[0024]
例如，可以表述为“x、y、晶体管的源极(或第一端子等)与漏极(或第二端子等)互相电连接，以x、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、y的顺序电连接”。或者，可以表述为“晶体管的源极(或第一端子等)与x电连接，晶体管的漏极(或第二端子等)与y电连接，x、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、y按该顺序电连接”。或者，可以表述为“x通过晶体管的源极(或第一端子等)及漏极(或第二端子等)与y电连接，x、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、y按该连接顺序设置”。通过使用与这种例子同样的表达方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而指定技术范围。注意，这种表达方法是一个例子，不局限于上述表达方法。在此，x和y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
[0025]
此外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
[0026]
在本说明书等中，“电阻器”例如包括具有高于0ω的电阻值的电路元件、布线等。因此，在本说明书等中，“电阻器”包括具有电阻值的布线、电流流过源极和漏极之间的晶体管、二极管、线圈等。因此，“电阻器”也可以称为“电阻”、“负载”、“具有电阻值的区域”等，与
此相反，“电阻”、“负载”、“具有电阻值的区域”也可以称为“电阻器”等。作为电阻值，例如优选为1mω以上且10ω以下，更优选为5mω以上且5ω以下，进一步优选为10mω以上且1ω以下。此外，例如也可以为1ω以上且1
×
109ω以下。
[0027]
另外，在本说明书等中，“电容器”例如包括具有高于0f的静电电容值的电路元件、具有静电电容值的布线的区域、寄生电容、晶体管的栅极电容等。因此，在本说明书等中，“电容器”除包括具有一对电极及在该电极之间的介电体的电路元件外还包括产生在布线和布线之间的寄生电容、产生在晶体管的源极和漏极中的一个与栅极之间的栅极电容等。“电容器”、“寄生电容”、“栅极电容”等也可以换称为“电容”等，与此相反，“电容”也可以换称为“电容器”、“寄生电容”、“栅极电容”等。此外，“电容”的“一对电极”也可以换称为“一对导电体”、“一对导电区域”、“一对区域”等。静电电容值例如可以为0.05ff以上且10pf以下。此外，例如，还可以为1pf以上且10μf以下。
[0028]
另外，在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极用作控制晶体管的导通状态的控制端子。用作源极或漏极的两个端子是晶体管的输入/输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入/输出端子中的一个用作源极而另一个用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。此外，根据晶体管的结构，有时除了上述三个端子以外还包括背栅极。在此情况下，在本说明书等中，有时将晶体管的栅极和背栅极中的一个称为第一栅极，将晶体管的栅极和背栅极的另一个称为第二栅极。并且，在相同晶体管中，有时可以将“栅极”与“背栅极”相互调换。此外，在晶体管包括三个以上的栅极时，在本说明书等中，有时将各栅极称为第一栅极、第二栅极、第三栅极等。
[0029]
此外，在本说明书等中，“通态电流”有时是指当晶体管处于开启状态时流过源极和漏极之间的电流。此外，“关态电流(off-state current)”有时是指在晶体管处于关闭状态时流过源极和漏极之间的电流。
[0030]
此外，在本说明书等中，节点也可以根据电路结构及/或器件结构等称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等也可以换称为节点。
[0031]
此外，在本说明书等中，可以适当地调换“电压”和“电位”。“电压”是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，也可以将“电压”称为“电位”。地电位不一定意味着0v。此外，电位是相对性的，根据基准电位的变化而供应到布线的电位、施加到电路等的电位、从电路等输出的电位等也产生变化。
[0032]
另外，在本说明书等中，高电源电位vdd(以下，简称为“vdd”)是指高于低电源电位vss(以下，简称为“vss”)的电位的电源电位。此外，vss是指比vdd低的电位的电源电位。此外，也可以将接地电位(以下，简称为“gnd”)用作vdd或vss。例如，在vdd是接地电位时，vss是低于接地电位的电位，在vss是接地电位时，vdd是高于接地电位的电位。
[0033]“电流”是指电荷的移动现象(导电)，例如，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、
变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。此外，根据情况或状态，可以互相将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”变换为“电位”。
[0042]
在本说明书等中，半导体的杂质是指构成半导体层的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，半导体中的缺陷态密度有可能提高，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水中)、锂、钠、硅、硼、磷、碳、氮等。具体而言，当半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
[0043]
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。
[0044]
电开关的例子包括晶体管(例如双极晶体管或mos晶体管等)、二极管(例如pn二极管、pin二极管、肖特基二极管、mim(metal insulator metal：金属-绝缘体-金属)二极管、mis(metal insulator semiconductor：金属-绝缘体-半导体)二极管或者二极管接法的晶体管等)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态(开启状态)”是指晶体管的源极与漏极在电性上短路的状态。另外，晶体管的“非导通状态(关闭状态)”是指晶体管的源极与漏极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。
[0045]
作为机械开关的例子，可以举出利用了mems(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。
[0046]
在本说明书中，“平行”是指两条直线形成的角度为-10
°
以上且10
°
以下的状态。因此，也包括该角度为-5
°
以上且5
°
以下的状态。此外，“大致平行”是指两条直线形成的角度为-30
°
以上且30
°
以下的状态。此外，“垂直”是指两条直线形成的角度为80
°
以上且100
°
以下的状态。因此，也包括该角度为85
°
以上且95
°
以下的状态。此外，“大致垂直”是指两条直线形成的角度为60
°
以上且120
°
以下的状态。
[0047]
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(oxide semiconductor，也可以简称为os)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，可以将该金属氧化物称为金属氧化物半导体(metal oxide semiconductor)。另外，可以将os晶体管称为包含金属氧化物或氧化物半导体的晶体管。
[0048]
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[0049]
此外，在本说明书等中，各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可
以适当地组合这些结构例子。
[0050]
此外，可以将某一实施方式中说明的内容(或一部分内容)应用/组合/替换成该实施方式中说明的其他内容(或一部分内容)和另一个或多个其他实施方式中说明的内容(或一部分内容)中的至少一个内容。
[0051]
注意，实施方式中说明的内容是指各实施方式(或实施例)中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
[0052]
此外，通过将某一实施方式中示出的附图(或一部分)与该附图的其他部分、该实施方式中示出的其他附图(或一部分)和另一个或多个其他实施方式中示出的附图(或一部分)中的至少一个附图组合，可以构成更多图。
[0053]
参照附图说明本说明书所记载的实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在实施方式中的发明的结构中，有时在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略反复说明。在立体图或俯视图等中，为了明确起见，有时省略部分构成要素的图示。
[0054]
在本说明书等中，根据功能对构成要素进行分类并在方框图中以彼此独立的方框表示。然而，在实际的电路等中难以根据功能对构成要素进行分类，有时一个电路涉及到多个功能或者多个电路涉及到一个功能。因此，方框图中的区块不限定于在说明书中说明过的构成要素，而可以根据情况适当地换个方式表述。
[0055]
另外，在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，并不局限于附图中的尺寸及纵横比。此外，在附图中，示意性地示出理想的例子，因此不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差所引起的信号、电压或电流的不均匀等。
[0056]
在本说明书等中，在多个构成要素使用同一符号并且需要区分它们时，有时对符号附加“_1”、“[n]”、“[m，n]”等用于识别的符号。例如，有时将两个布线gl分别记为布线gl[1]和布线gl[2]等。
[0057]
(实施方式1)使用附图说明根据本发明的一个方式的半导体装置100。
[0058]
《半导体装置100的结构例子》图1a示出根据本发明的一个方式的半导体装置100的电路图。半导体装置100可以用作能够保持模拟数据的存储电路。另外，半导体装置100可以用作能够保持模拟数据的存储元件。半导体装置100包括晶体管tr11、晶体管tr12、晶体管tr21、晶体管tr22、电容器cb1及电容器cb2。
[0059]
另外，半导体装置100包括保持电路110a、保持电路110b、自举电路120a、自举电路120b及源极跟随电路130。
[0060]
保持电路110a包括晶体管tr11及电容器cb1，保持电路110b包括晶体管tr21及电容器cb2。自举电路120a包括晶体管tr12及电容器cb1，自举电路120b包括晶体管tr22及电容器cb2。源极跟随电路130包括晶体管tr12及晶体管tr22。
[0061]
晶体管tr11的栅极与端子ww1电连接，晶体管tr11的源极和漏极中的一个与端子
in1电连接，另一个与晶体管tr12的栅极电连接。晶体管tr12的源极和漏极中的一个与端子ps1电连接，另一个与端子out电连接。
[0062]
晶体管tr21的栅极与端子ww2电连接，晶体管tr21的源极和漏极中的一个与端子in2电连接，另一个与晶体管tr22的栅极电连接。晶体管tr22的源极和漏极中的一个与端子out电连接，另一个与端子ps2电连接。
[0063]
构成电容器cb1的一个电极与晶体管tr12的栅极电连接，另一个电极与端子out电连接。构成电容器cb2的一个电极与端子out电连接，另一个电极与晶体管tr22的栅极电连接。
[0064]
晶体管tr11的源极和漏极中的另一个、晶体管tr12的栅极与构成电容器cb1的一个电极电连接的节点被用作节点sn1。晶体管tr21的源极和漏极中的另一个、晶体管tr22的栅极与构成电容器cb2的另一个电极电连接的节点被用作节点sn2。构成电容器cb1的另一个电极、构成电容器cb2的一个电极与端子out电连接的节点被用作节点bn。另外，节点sn1及节点sn2都用作存储节点。
[0065]
保持电路110a具有保持通过晶体管tr11写入到节点sn1的电位(电荷)的功能。保持电路110b具有保持通过晶体管tr21写入到节点sn2的电位(电荷)的功能。
[0066]
具体而言，对晶体管tr11的栅极供应使晶体管tr11变为开启状态的电位，并通过晶体管tr11的源极及漏极对节点sn1供应用来使节点sn1变为规定电位的电荷。然后，对晶体管tr11的栅极供应使晶体管tr11变为关闭状态的电位。当晶体管tr11为关闭状态时，写入到节点sn1的电荷被保持。
[0067]
同样地，对晶体管tr21的栅极供应使晶体管tr21变为开启状态的电位，并通过晶体管tr21的源极及漏极对节点sn2供应用来使节点sn2变为规定电位的电荷。然后，对晶体管tr21的栅极供应使晶体管tr21变为关闭状态的电位。当晶体管tr21为关闭状态时，写入到节点sn2的电荷被保持。因此，也将节点sn1及节点sn2称为“保持节点”。另外，也将晶体管tr11及晶体管tr21称为“写入晶体管”。
[0068]
作为晶体管tr11、晶体管tr12、晶体管tr21及晶体管tr22的半导体层，可以单独或组合地使用单晶半导体、多晶半导体、微晶半导体或非晶半导体等。作为半导体材料，例如可以使用硅或锗等。另外，也可以使用硅锗、碳化硅、砷化镓、氧化物半导体、氮化物半导体等的化合物半导体。
[0069]
另外，用于晶体管的半导体层也可以为多个半导体层的叠层。当层叠半导体层时，既可分别使用结晶状态不同的半导体，又可分别使用不同半导体材料。
[0070]
尤其是，晶体管tr11及晶体管tr21优选为在形成沟道的半导体层中包含氧化物半导体的晶体管(也被称为“os晶体管”)。氧化物半导体的带隙为2ev以上，由此关态电流极少。在作为晶体管tr11及晶体管tr21使用os晶体管时可以长期保持写入到保持节点的电荷。在作为晶体管tr11及晶体管tr21使用os晶体管时，可以将半导体装置100称为“os存储器”。
[0071]
os存储器即使停止电力供给也可以在1年以上，甚至为10年以上的期间保持被写入的信息。由此，可以将os存储器看作非易失性存储器。
[0072]
此外，因为写入到os存储器的电荷量长期不容易变化，所以os存储器可以保持多值(多位)的信息而不局限于2值(1位)。
[0073]
此外，os存储器采用将电荷通过os晶体管写入到节点的方式，由此不需要现有的快闪存储器所需的高电压，可以实现高速写入工作。此外，os存储器还不需要快闪存储器所需的数据改写之前的删除工作。此外，也不进行对浮动栅极或电荷俘获层的电荷注入以及从浮动栅极或电荷俘获层的电荷抽出，因此os存储器在实质上可以无限地进行数据的写入及读出。与现有的快闪存储器相比，os存储器的劣化更少且可以得到更高的可靠性。
[0074]
此外，os存储器不像磁电阻随机存储器(mram)或可变电阻式存储器(reram)那样发生原子级的结构变化。因此，os存储器具有比磁电阻随机存储器及可变电阻式存储器高的改写耐性。
[0075]
另外，即使在高温环境下，os晶体管的关态电流也几乎不增加。具体而言，即使在室温以上且200℃以下的环境温度下，关态电流也几乎不增加。此外，即使在高温环境下，通态电流也不容易下降。包括os存储器的存储装置即使在高温环境下也稳定地工作并具有高可靠性。此外，os晶体管的源极与漏极间的绝缘耐压高。通过将os晶体管用作构成半导体装置的晶体管，可以实现即使在高温环境下也稳定地工作并具有高可靠性的半导体装置。因此，优选作为晶体管tr11、晶体管tr21、晶体管tr12及晶体管tr22使用os晶体管。
[0076]
另外，当晶体管tr12及晶体管tr22的栅极绝缘膜非常薄时，有时写入到节点sn1及节点sn2的电荷经该栅极绝缘膜泄漏(也称为“栅极漏电流”)。晶体管tr12及晶体管tr22的栅极绝缘膜的厚度优选与晶体管tr11及晶体管tr21的栅极绝缘膜的厚度大致相同。
[0077]
另外，例如，也可以作为晶体管tr11及晶体管tr21使用os晶体管且作为晶体管tr12及晶体管tr22使用si晶体管。作为用于晶体管tr12及晶体管tr22的si晶体管，使用具有栅极漏电流少的结构的si晶体管即可。
[0078]
si晶体管的工作速度比os晶体管高，所以通过将si晶体管用于晶体管tr12及晶体管tr22，可以提高数据的读出速度。
[0079]
另外，如图1b所示，也可以使晶体管tr11的栅极及晶体管tr21的栅极与布线wwl电连接。
[0080]
另外，如图2a所示，也可以作为晶体管tr12及晶体管tr22使用包括背栅极的晶体管。图2a示出使晶体管tr12的背栅极与端子bg14电连接且使晶体管tr22的背栅极与端子bg24电连接的例子。通过控制端子bg14的电位，可以改变晶体管tr12的阈值电压。通过控制端子bg24的电位，可以改变晶体管tr22的阈值电压。
[0081]
另外，如图2b所示，也可以作为晶体管tr11及晶体管tr21使用包括背栅极的晶体管。图2b示出使晶体管tr11的背栅极与端子bg13电连接且使晶体管tr21的背栅极与端子bg23电连接的例子。通过控制端子bg13的电位，可以改变晶体管tr11的阈值电压。通过控制端子bg23的电位，可以改变晶体管tr21的阈值电压。
[0082]
另外，图3a示出在晶体管tr11、晶体管tr12、晶体管tr21及晶体管tr22的每一个中栅极与背栅极电连接的例子。图3b示出晶体管tr22的背栅极与晶体管tr22的源极和漏极中的另一个电连接的例子。通过设置背栅极，产生在晶体管的外部的电场不容易影响到沟道形成区域，因此半导体装置的工作稳定，由此可以提高半导体装置的可靠性。
[0083]
另外，晶体管tr11、晶体管tr12、晶体管tr21及晶体管tr22都可以为双栅型晶体管。图4a示出双栅型晶体管180a的电路符号的例子。
[0084]
晶体管180a具有串联连接晶体管tr1与晶体管tr2而成的结构。在图4a中，示出如
下状态：晶体管tr1的源极和漏极中的一个与端子s电连接，晶体管tr1的源极和漏极中的另一个与晶体管tr2的源极和漏极中的一个电连接，晶体管tr2的源极和漏极中的另一个与端子d电连接。另外，在图4a中，示出晶体管tr1与晶体管tr2的栅极彼此电连接并与端子g电连接的状态。
[0085]
图4a所示的晶体管180a具有通过改变端子g的电位来切换端子s和端子d之间的导通状态或非导通状态的功能。因此，双栅型晶体管的晶体管180a包括晶体管tr1和晶体管tr2且被用作一个晶体管。即，可以说，在图4a中，晶体管180a的源极和漏极中的一个与端子s电连接，源极和漏极中的另一个与端子d电连接，栅极与端子g电连接。
[0086]
另外，晶体管tr11、晶体管tr12、晶体管tr21及晶体管tr22都可以为三栅型晶体管。图4b示出三栅型晶体管180b的电路符号的例子。
[0087]
晶体管180b具有串联连接晶体管tr1、晶体管tr2与晶体管tr3而成的结构。在图4b中，示出如下状态：晶体管tr1的源极和漏极中的一个与端子s电连接，晶体管tr1的源极和漏极中的另一个与晶体管tr2的源极和漏极中的一个电连接，晶体管tr2的源极和漏极中的另一个与晶体管tr3的源极和漏极中的一个电连接，晶体管tr3的源极和漏极中的另一个与端子d电连接。另外，在图4b中，示出晶体管tr1、晶体管tr2及晶体管tr3的栅极彼此电连接并与端子g电连接的状态。
[0088]
图4b所示的晶体管180b具有通过改变端子g的电位来切换端子s和端子d之间的导通状态或非导通状态的功能。因此，三栅型晶体管的晶体管180b包括晶体管tr1、晶体管tr2及晶体管tr3且被用作一个晶体管。即，可以说，在图4b中，晶体管180b的源极和漏极中的一个与端子s电连接，源极和漏极中的另一个与端子d电连接，栅极与端子g电连接。
[0089]
有时将如晶体管180a及晶体管180b那样的包括多个栅极并多个栅极彼此电连接而成晶体管称为“多栅型晶体管”或“多栅晶体管”。
[0090]
《半导体装置100的工作例子》使用附图说明半导体装置100的工作例子。如上所述，根据本发明的一个方式的半导体装置100使用晶体管tr12及晶体管tr22构成源极跟随电路130。
[0091]
在此，说明源极跟随电路。图5a是包括晶体管m1及电阻器r1的源极跟随电路901的电路图。晶体管m1为n沟道型晶体管。在图5a所示的源极跟随电路901中，晶体管m1的源极与电阻器r1的一个端子电连接。另外，晶体管m1的漏极被供应vdd，电阻器的另一个端子被供应vss。晶体管m1的栅极与端子in电连接并通过端子in被输入输入电压vin。晶体管m1的源极与端子out电连接而通过端子out输出输出电压vout。
[0092]
构成源极跟随电路的晶体管需要在饱和区域中工作。因此，当晶体管m1的阈值电压为vth时，晶体管m1需要在满足算式1的关系的条件下工作。
[0093]
[算式1]vdd＞vin-vth
···
(1)
[0094]
接着，说明源极跟随电路901的工作。输出电压vout是晶体管m1的源极电压，所以输出电压vout恒定地接近vin减去vth的电压。更确切地说，输出电压vout以满足算式2的方式变化。
[0095]
[算式2]
[0096]
在算式2中，μn为迁移率，c
ox
为栅极电容，w为沟道宽度，l为沟道长度，vin为通过端子in输入的电压(晶体管m1的栅极电压)，vth为晶体管m1的阈值电压，r1为电阻器r1的电阻值。
[0097]
在源极跟随电路901中，在输入电压vin变化时，输出电压vout随着输入电压vin的变化而变化。
[0098]
接着，考虑输入电压vin恒定且连接到端子out的负载的输入阻抗发生变化的情况。将流过晶体管m1的源极与漏极间的电流记作id，将流过电阻器r1的电流记作ir，将晶体管m1的栅极与源极间的电压(栅极电压)记作vgs。
[0099]
当负载不连接到端子out时id与ir相等。当负载连接到端子out该负载的输入阻抗减小时，id的一部分被供应到负载而ir减少。此时，产生在电阻器r1中的电压变小。也就是说，vout下降。
[0100]
另一方面，vout的下降意味着晶体管m1的源极电位的下降。因此，vgs变大而id增加。id不断增加直到大致变为vout＝vin-vth。更确切地说，输出电压vout不断增加直到满足算式2。
[0101]
另外，当连接到端子out的负载的输入阻抗变大时供应到负载侧的电流减少，所以流过电阻器r1的ir变多。此时，产生在电阻器r1中的电压变大。也就是说，vout上升。
[0102]
另一方面，vout的上升意味着晶体管m1的源极电位的上升。因此，vgs变小而id减少。id不断减少直到大致变为vout＝vin-vth。更确切地说，输出电压vout不断减少直到满足算式2。
[0103]
如此，源极跟随电路具有即使负载的输入阻抗变动也一直供应恒定电压的功能。也就是说，源极跟随电路具有放大电力(在不改变输出电压的情况下放大电流值)的功能。
[0104]
另外，如图5b所示的源极跟随电路902那样，也可以将源极跟随电路901中的电阻器r1换成晶体管m2。晶体管m2是n沟道型晶体管。在源极跟随电路902中，也使晶体管m1及晶体管m2在饱和区域中工作。
[0105]
在源极跟随电路902中，晶体管m1的栅极与端子in1电连接，晶体管m2的栅极与端子in2电连接。晶体管m2的漏极与端子out电连接。另外，晶体管m2的源极被供应低电源电压vss。
[0106]
源极跟随电路902也具有放大电力的功能。在源极跟随电路902中，将流过在饱和区域中工作的晶体管m1的源极与漏极间的电流记作id1，将流过在饱和区域中工作的晶体管m2的源极与漏极间的电流记作id2，id1可以由算式3表示，id2可以由算式4表示。
[0107]
[算式3]
[0108]
在算式3中，μn为迁移率，c
ox
为栅极电容，w为沟道宽度，l为沟道长度，vin1为通过端子in1输入的电压(晶体管m1的栅极电压)，vth1为晶体管m1的阈值电压。
[0109]
[算式4]
[0110]
在算式4中，μn为迁移率，c
ox
为栅极电容，w为沟道宽度，l为沟道长度，vin2为通过端子in2输入的电压(晶体管m2的栅极电压)，vth2为晶体管m2的阈值电压。
[0111]
在源极跟随电路902中，id1与id2相等。并且，在晶体管m1和晶体管m2的结构及晶体管特性相同时，源极跟随电路902的输出电压vout可以由算式5表示。
[0112]
[算式5]vout＝vin1-vin2
···
(5)
[0113]
回到半导体装置100的工作例子的说明。图6是用来说明半导体装置100的工作的时序图。图7及图8是用来说明半导体装置100的工作状态的图。
[0114]
在附图等中，有时在端子及布线等附近附上“vdd”或“vss”等表示电位的符号(也称为“电位符号”)。另外，为了容易理解端子及布线等的电位变化，有时以带框文字示出发生了电位变化的端子及布线等的电位符号。另外，有时在关闭状态的晶体管上重叠地附上
“×”
符号。
[0115]
〔数据写入工作〕在开始数据写入工作之前，端子ww1及端子ww2的电位为l电位，并且端子ps1、端子ps2、端子in1、端子in2、节点sn1、节点sn2及端子out的电位为vss。另外，在本说明书等中，将能够使晶体为关闭状态的电位称为l电位。l电位例如也可以为vss，但不意味着特定电位。另外，在本说明书等中，将能够使晶体管为开启状态的电位称为h电位。h电位例如也可以为vdd，但不意味着特定电位。
[0116]
例如，在记载为对两个布线的每一个“供应l电位”时，供应到两个布线的l电位也可以互不相等。另外，同样地，在记载为对两个布线的每一个“供应h电位”时，供应到两个布线的h电位也可以互不相等。
[0117]
在期间t31，对端子ww1及端子ww2供应h电位使晶体管tr11及晶体管tr21变为开启状态(参照图7a)。另外，通过端子in1及晶体管tr11将数据vdata与参考电压vref(参考电位)相加得到的电压(vdata vref)供应到节点sn1。
[0118]
另外，通过端子in2及晶体管tr21作为vin2将参考电压vref供应到节点sn2。由于晶体管tr22需要在进行读出工作时在饱和区域中工作，所以优选参考电压vref为晶体管tr22的阈值电压vth2以下。另外，在晶体管tr12和晶体管tr22的晶体管特性相同时，vref＝vth1＝vth2。
[0119]
在期间t32，对端子ww1及端子ww2供应l电位使晶体管tr11及晶体管tr21变为关闭状态(参照图7b)。通过使晶体管tr11变为关闭状态，节点sn1变为浮动状态而节点sn1的电位(电荷)被保持。通过使晶体管tr21变为关闭状态，节点sn2变为浮动状态而节点sn2的电位(电荷)被保持。
[0120]
〔数据读出工作〕在期间t41，对端子ps1供应vdd。由此，电流从端子ps1流过晶体管tr12，电荷被供应到节点bn。图8a示出期间t41刚开始之后的状态。
[0121]
在节点bn被供应电荷时节点bn的电位上升。在期间t41，节点sn1处于浮动状态，其通过电容器cb1与节点bn形成电容耦合，所以节点sn1的电位(也被称为“vsn1”)也因自举效应而上升。同样地，在期间t41，节点sn2处于浮动状态，节点sn2通过电容器cb2与节点bn形成电容耦合，所以节点sn2的电位(也被称为“vsn2”)也因自举效应而上升(参照图8b)。
[0122]
如此，半导体装置100具有包括晶体管tr12及电容器cb1的自举电路120a。自举电路120a具有使节点sn1的电位升压的功能。另外，半导体装置100具有包括晶体管tr22及电容器cb2的自举电路120b。自举电路120b具有使节点sn2的电位升压的功能。
[0123]
在半导体装置100中，也可以将节点bn的电位称为输出电压vout。节点bn(输出电压vout)的电位是相当于节点sn1与节点sn2间的电位差的电位。另外，节点bn(输出电压vout)的电位一直变化直到满足上述算式5。具体而言，节点bn一直变化直到变为vsn1-vsn2。因此，最终节点bn(输出电压vout)的电位变为vdata。
[0124]
此时，可以说晶体管tr22在饱和区域中工作。另外，为了使晶体管tr12在饱和区域中工作，写入工作中供应到端子in1的电位vin1需要满足算式6。
[0125]
[算式6]
[0126]
另外，通过将供应到端子in2的电位设定为vss，可以使vin1＝vdata。例如，如图9所示，也可以使电连接到端子in2的晶体管tr21的源极和漏极中的一个不与端子in2而与端子ps2电连接。通过将供应到端子in2的电位设定为vss，不需要对vin1追加vref，由此可以缩小半导体装置100的驱动电路。因此，可以减小包括半导体装置100的半导体装置的占有面积。另外，该半导体装置的设计自由度得到提高。另外，可以提高该半导体装置的可靠性。
[0127]
在将供应到端子in2的电位设定为vss时，vdata需要满足算式7。
[0128]
[算式7]
[0129]
如此，根据本发明的一个方式的半导体装置100具有保持模拟数据的功能以及放大所保持的模拟数据的电力而输出的功能。所保持的数据的电力在读出时被放大，所以不需要在数据读出后使用的电力放大电路等。或者，可以减少该电力放大电路的数量或规模等。
[0130]
另外，根据本发明的一个方式的半导体装置100即使连接到输出端子(端子out)的负载的阻抗变动也可以稳定地输出(读出)所保持的数据。另外，不局限于模拟数据，根据本发明的一个方式的半导体装置100也可以保持数字数据。
[0131]
本实施方式可以与本说明书所示的其他实施方式等适当地组合。
[0132]
(实施方式2)在本实施方式中，说明包括根据本发明的一个方式的存储装置或半导体装置的半导体装置400。
[0133]
图10a是示出半导体装置400的结构例子的方框图。图10a所示的半导体装置400包括驱动电路410及存储阵列420。存储阵列420包括多个半导体装置100。半导体装置100被用作存储单元。图10a示出存储阵列420包括配置为矩阵状的多个半导体装置100的例子。
[0134]
驱动电路410包括psw241(功率开关)、psw242及外围电路415。外围电路415包括外围电路411、控制电路412(control circuit)及电压生成电路428。
[0135]
在半导体装置400中，根据需要可以适当地取舍各电路、各信号及各电压。或者，也可以追加其它电路或其它信号。信号bw、ce、gw、clk、wake、addr、wda、pon1、pon2为从外部输入的信号，信号rda为输出到外部的信号。信号clk为时钟信号。
[0136]
此外，信号bw、ce及信号gw是控制信号。信号ce为芯片使能信号，信号gw为全局写入使能信号，信号bw为字节写入使能信号。信号addr为地址信号。信号wda为写入数据，信号rda为读出数据。信号pon1、pon2为电源门控控制用信号。此外，信号pon1、pon2也可以在控制电路412中生成。
[0137]
控制电路412为具有控制半导体装置400的整体工作的功能的逻辑电路。例如，控制电路对信号ce、信号gw及信号bw进行逻辑运算来决定半导体装置400的工作模式(例如，写入工作、读出工作)。或者，控制电路412生成外围电路411的控制信号，以执行上述工作模式。
[0138]
电压生成电路428具有生成负电压的功能。wake具有控制对电压生成电路428输入clk的功能。例如，当作为wake被施加h电平的信号时，信号clk被输入到电压生成电路428，电压生成电路428生成负电压。
[0139]
外围电路411是用来对半导体装置100进行数据的写入及读出的电路。外围电路411包括行译码器441(row decoder)、列译码器442(column decoder)、行驱动器423(row driver)、列驱动器424(column driver)、输入电路425(input cir.)及输出电路426(output cir.)。根据需要也可以设置读出放大器等。
[0140]
行译码器441及列译码器442具有对信号addr进行译码的功能。行译码器441是用来指定要访问行的电路，列译码器442是用来指定要访问列的电路。行驱动器423具有选择连接到由行译码器441指定的布线的功能。列驱动器424具有如下功能：将数据写入到半导体装置100的功能；从半导体装置100读出数据的功能；保持所读出的数据的功能等。
[0141]
输入电路425具有保持信号wda的功能。输入电路425中保持的数据输出到列驱动器424。输入电路425的输出数据是写入到半导体装置100的数据(din)。列驱动器424从半导体装置100读出的数据(dout)被输出至输出电路426。输出电路426具有保持dout的功能。此外，输出电路426具有将dout输出到半导体装置400的外部的功能。从输出电路426输出的数据为信号rda。
[0142]
psw241具有控制向外围电路415供给vdd的功能。psw242具有控制向行驱动器423供给vhm的功能。在此，半导体装置400的高电源电压为vdd，低电源电压为gnd(地电位)。此外，vhm是用来使字线成为高电平的高电源电压，其高于vdd。利用信号pon1控制psw241的开启/关闭，利用信号pon2控制psw242的开启/关闭。在图10a中，外围电路415中被供应vdd的电源域的个数为1，但是也可以为多个。此时，可以对各电源域设置功率开关。
[0143]
半导体装置400所具有的驱动电路410及存储阵列420设置在同一平面上。此外，如图10b所示，驱动电路410与存储阵列420也可以重叠。通过使驱动电路410与存储阵列420重叠，可以缩短信号传输距离。
[0144]
另外，在半导体装置400中也可以将cpu(central processing unit：中央处理器)及/或gpu(graphics processing unit：图形处理器)等运算处理装置用于驱动电路410所包括的控制电路412。通过使用cpu及/或gpu等，可以实现具有运算处理功能的半导体装置400。
[0145]
本实施方式可以与本说明书所示的其他实施方式等适当地组合。
[0146]
(实施方式3)在本实施方式中，说明可以包括上述实施方式所示的半导体装置的运算处理装置
的一个例子。
[0147]
图11是运算处理装置1100的方框图。图11示出cpu的结构例子作为可以用于运算处理装置1100的结构例子。
[0148]
图11所示的运算处理装置1100在衬底1190上具有：alu1191(alu：arithmetic logic unit，运算电路)、alu控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198)、高速缓存器1199以及高速缓存器接口1189。作为衬底1190使用半导体衬底、soi衬底、玻璃衬底等。还可以包括能够改写的rom及rom接口。高速缓存器1199及高速缓存器接口1189也可以设置在不同的芯片上。
[0149]
高速缓存器1199通过高速缓存器接口1189与设置在不同芯片上的主存储器连接。高速缓存器接口1189具有将储存在主存储器中的数据的一部分供应到高速缓存器1199的功能。高速缓存器1199具有保持该数据的功能。
[0150]
图11所示的运算处理装置1100只是简化其结构而所示的一个例子而已，所以实际上的运算处理装置1100根据其用途具有各种各样的结构。例如，也可以以包括图11所示的运算处理装置1100或运算电路的结构为核心，设置多个该核心并使其同时工作，即像gpu那样工作。此外，在运算处理装置1100的内部运算电路及数据总线中能够处理的位数例如可以为8位、16位、32位、64位等。
[0151]
通过总线接口1198输入到运算处理装置1100的指令在输入到指令译码器1193并被译码后输入到alu控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
[0152]
alu控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，alu控制器1192生成用来控制alu1191的工作的信号。此外，中断控制器1194在运算处理装置1100执行程序时根据其优先度及掩码状态来判断来自外部的输入/输出装置或外围电路的中断要求而进行处理。寄存器控制器1197生成寄存器1196的地址，并对应于运算处理装置1100的状态来进行寄存器1196的读出及写入。
[0153]
此外，时序控制器1195生成用来控制alu1191、alu控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据基准时钟信号来生成内部时钟信号的内部时钟生成器，并将内部时钟信号供应到上述各种电路。
[0154]
在图11所示的运算处理装置1100中，寄存器1196及高速缓存器1199中设置有存储装置。作为该存储装置，例如也可以使用上述实施方式所示的半导体装置100等。
[0155]
在图11所示的运算处理装置1100中，寄存器控制器1197根据alu1191的指令进行寄存器1196中的保持工作的选择。换言之，选择在寄存器1196所具有的存储单元中由触发器保持数据还是由电容器保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容器保持数据的情况下，对电容器进行数据的重写，而可以停止对寄存器1196中的存储单元供应电源电压。
[0156]
注意，运算处理装置1100不局限于cpu，也可以为gpu、dsp(digital signal processor：数字信号处理器)、fpga(field-programmable gatearray：现场可编程门阵列)等。
[0157]
上述实施方式所示的半导体装置400与运算处理装置1100可以重叠。图12a及图12b是半导体装置1150a的立体图。半导体装置1150a在运算处理装置1100上包括用作存储
装置的半导体装置400。运算处理装置1100与半导体装置400包括彼此重叠的区域。为了容易理解半导体装置1150a的结构，图12b分别示出运算处理装置1100和半导体装置400。
[0158]
通过使半导体装置400与运算处理装置1100重叠，可以缩短两者之间的连接距离。由此，可以提高两者之间的通信速度。此外，因为连接距离较短，所以可以降低功耗。
[0159]
此外，也可以与运算处理装置1100重叠地设置多个半导体装置400。图13a及图13b是半导体装置1150b的立体图。半导体装置1150b在运算处理装置1100上包括半导体装置400a及半导体装置400b。运算处理装置1100与半导体装置400a及半导体装置400b包括彼此重叠的区域。为了容易理解半导体装置1150b的结构，图13b分离地示出运算处理装置1100、半导体装置400a及半导体装置400b。
[0160]
半导体装置400a及半导体装置400b被用作存储装置。例如，也可以将nor型存储装置用作半导体装置400a和半导体装置400b中的一个并将nand型存储装置用作其中另一个。半导体装置400a及半导体装置400b的双方也可以都是nand型存储装置或nor型存储装置。作为nor型存储装置有dram或sram等。nor型存储装置的工作速度更高于nand型存储装置，由此例如也可以将半导体装置400a的一部分用作主存储器及/或高速缓存器1199。此外，也可以反转半导体装置400a与半导体装置400b的重叠顺序。
[0161]
图14a及图14b是半导体装置1150c的立体图。半导体装置1150c具有在半导体装置400a与半导体装置400b之间夹有运算处理装置1100的结构。运算处理装置1100与半导体装置400a及半导体装置400b包括彼此重叠的区域。为了容易理解半导体装置1150c的结构，图14b分别示出运算处理装置1100、半导体装置400a及半导体装置400b。
[0162]
通过采用半导体装置1150c的结构，可以提高半导体装置400a与运算处理装置1100之间的通信速度及半导体装置400b与运算处理装置1100之间的通信速度的双方。此外，与半导体装置1150b相比，可以进一步降低功耗。
[0163]
根据本发明的一个方式的半导体装置可以用于人工神经网络。以下说明人工神经网络的结构例子。
[0164]
图15a示出神经网络nn的结构例子。神经网络nn可以由输入层il、输出层ol及中间层(隐藏层)hl构成。输入层il、输出层ol及中间层hl都包括一个或多个神经元(单元)。注意，中间层hl可以为一层或两层以上。包括两层以上的中间层hl的神经网络可以被称为dnn(深度神经网络)，使用深度神经网络的学习可以被称为深度学习。
[0165]
输入层il的各神经元被输入输入数据，中间层hl的各神经元被输入前一层或后一层的神经元的输出信号，输出层ol的各神经元被输入前一层的神经元的输出信号。注意，各神经元既可以与前一层和后一层的所有神经元连结(全连结)，又可以与部分神经元连结。
[0166]
图15b示出利用神经元的运算的例子。在此，示出神经元n及向神经元n输出信号的前一层的两个神经元。神经元n被输入前一层的神经元的输出x1及前一层的神经元的输出x2。在神经元n中，算出输出x1与权重w1的乘法结果(x1w1)和输出x2与权重w2的乘法结果(x2w2)之总和x1w1 x2w2，然后根据需要对其加偏压b，从而得到值a＝x1w1 x2w2 b。值a被激活函数h变换，输出信号y＝h(a)从神经元n输出。
[0167]
如此，利用神经元的运算包括对前一层的神经元的输出与权重之积进行加法的运算，即积和运算(上述x1w1 x2w2)。该积和运算既可以使用程序以软件进行，又可以以硬件进行。在积和运算以硬件进行时，可以利用积和运算电路。作为该积和运算电路，既可以使用
数字电路，又可以使用模拟电路。在作为积和运算电路使用模拟电路时，可以缩小积和运算电路的电路规模或者因向存储器访问的次数的减少而实现处理速度的提高及功耗的降低。
[0168]
另外，在作为积和运算电路使用模拟电路时，作为权重信息使用模拟数据。根据本发明的一个方式的半导体装置100可以保持模拟数据而无需将其转换为数字数据。因此，可以去除dac(digital to analog converter：数字模拟转换器)及/或adc(analog to digital converter：模拟数字转换器)等转换电路，由此可以实现功耗及占有面积的减少。
[0169]
本实施方式可以与本说明书所示的其他实施方式等适当地组合。
[0170]
(实施方式4)在本实施方式中，对能够应用于上述实施方式中说明的半导体装置的晶体管的结构例子进行说明。作为一个例子，说明层叠具有不同的电特性的晶体管的结构。通过采用上述结构，可以提高半导体装置的设计自由度。此外，通过层叠具有不同的电特性的晶体管，可以提高半导体装置的集成度。
[0171]
图16示出半导体装置的部分截面结构。图16所示的半导体装置包括晶体管550、晶体管500及电容器600。图17a是晶体管500的俯视图。图17b是沿着图17a的由点划线表示的部位l1-l2的截面图，也是晶体管500的沟道长度方向的截面图。图17c是沿着图17a的由点划线表示的部位w1-w2的截面图，也是晶体管500的沟道宽度方向的截面图。例如，晶体管500相当于上述实施方式所示的半导体装置100所包括的os晶体管，即，沟道形成区域中包含氧化物半导体的晶体管。另外，晶体管550相当于上述实施方式所示的驱动电路410所包括的si晶体管，即，沟道形成区域中包含硅的晶体管。
[0172]
晶体管500为os晶体管。os晶体管的关态电流极小。因此，可以长期保持通过晶体管500被写入到存储节点的数据电压或电荷。换言之，由于减少存储节点的刷新工作的频率或者不需要刷新工作，所以可以降低半导体装置的功耗。
[0173]
在图16中，晶体管500设置在晶体管550的上方，电容器600设置在晶体管550及晶体管500的上方。
[0174]
晶体管550设置在衬底371上。衬底371例如是p型硅衬底。衬底371也可以是n型硅衬底。氧化物层374优选为通过埋氧化物(burried oxide)而形成在衬底371中的绝缘层(也称为box层)，例如为氧化硅。晶体管550设置在soi(silicon on insulator)衬底上，soi衬底是在衬底371上隔着氧化物层374设置有单晶硅的衬底。
[0175]
被用作元件分离层的绝缘体373设置在soi衬底中的衬底371中。此外，衬底371包括阱区域372。阱区域372为根据晶体管550的导电类型而被赋予n型或p型导电性的区域。半导体区域375、被用作源区域或漏区域的低电阻区域376a、低电阻区域376b设置在soi衬底中的单晶硅中。此外，低电阻区域376c设置在阱区域372上。
[0176]
晶体管550可以与添加有赋予导电性的杂质元素的阱区域372重叠而设置。通过低电阻区域376c独立地控制电位，可以将阱区域372用作晶体管550的底栅电极。因此，可以控制晶体管550的阈值电压。尤其是，通过对阱区域372施加负电位，可以进一步提高晶体管550的阈值电压，并降低关态电流。因此，通过对阱区域372施加负电位，可以减少施加到si晶体管的栅电极的电位为0v时的漏极电流。其结果是，可以降低包括晶体管550的运算电路中的基于贯穿电流等的功耗，并可以提高运算效率。
[0177]
晶体管550优选为导电体378隔着绝缘体377覆盖半导体层的顶面及沟道宽度方向
上的侧面的所谓的fin型结构。如此，通过使晶体管550具有fin型结构，实效沟道宽度增加，从而可以提高晶体管550的通态特性。此外，由于可以增强栅电极的电场的作用，所以可以提高晶体管550的关态特性。
[0178]
此外，晶体管550既可为p沟道晶体管又可为n沟道晶体管。
[0179]
在此，导电体378有时被用作第一栅(也称为顶栅极)电极。此外，阱区域372有时被用作第二栅(也称为底栅极)电极。在此情况下，可以通过低电阻区域376c控制施加到阱区域372的电位。
[0180]
半导体区域375的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域376a及低电阻区域376b、与控制阱区域372的电位的电极连接的低电阻区域376c等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含ge(锗)、sige(硅锗)、gaas(砷化镓)、gaalas(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管550也可以是使用gaas和gaalas等的hemt。
[0181]
在阱区域372、低电阻区域376a、低电阻区域376b以及低电阻区域376c中，除了应用于半导体区域375的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
[0182]
作为被用作栅电极的导电体378，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电性材料。此外，导电体378也可以使用镍硅化物等硅化物。
[0183]
此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
[0184]
低电阻区域376a、低电阻区域376b以及低电阻区域376c也可以另外层叠导电体，例如，镍硅化物等硅化物而设置。通过采用该结构，可以提高被用作电极的区域的导电性。此时，也可以在被用作栅电极的导电体378的侧面及被用作栅极绝缘膜的绝缘体的侧面设置被用作侧壁间隔物(也称为侧壁绝缘层)的绝缘体。通过采用该结构，可以防止导电体378与低电阻区域376a及低电阻区域376b成为导通状态。
[0185]
以覆盖晶体管550的方式依次层叠有绝缘体379、绝缘体381、绝缘体383及绝缘体385。
[0186]
作为绝缘体379、绝缘体381、绝缘体383及绝缘体385，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝等。
[0187]
注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，“氧氮化铝”是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
[0188]
绝缘体381也可以用作用来使因设置在其下方的晶体管550等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体381的顶面的平坦性，也可以通过利用化学机械抛光(cmp)法等的平坦化处理实现平坦化。
[0189]
作为绝缘体383，优选使用能够防止氢及杂质从衬底371或晶体管550等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
[0190]
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过cvd法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管550之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
[0191]
氢的脱离量例如可以利用热脱附谱分析法(tds)等分析。例如，在tds分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体383的每单位面积的量时，绝缘体383中的氢的脱离量为10
×
10
15
atoms/cm2以下，优选为5
×
10
15
atoms/cm2以下，即可。
[0192]
另外，绝缘体385的介电常数优选低于绝缘体383。例如，绝缘体385的相对介电常数优选低于4，更优选低于3。例如，绝缘体385的相对介电常数优选为绝缘体383的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
[0193]
此外，在绝缘体379、绝缘体381、绝缘体383及绝缘体385中埋入与电容器600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一符号表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
[0194]
作为各插头及布线(导电体328、导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料形成。通过使用低电阻导电材料可以降低布线电阻。
[0195]
另外，也可以在绝缘体385及导电体330上形成布线层。例如，在图16中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管550连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
[0196]
此外，与绝缘体383同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
[0197]
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管550扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
[0198]
另外，也可以在绝缘体354及导电体356上形成布线层。例如，在图16中，依次层叠有绝缘体360、绝缘体362及绝缘体364。另外，绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。
[0199]
此外，与绝缘体383同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶
体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
[0200]
另外，也可以在绝缘体364及导电体366上形成布线层。例如，在图16中，依次层叠有绝缘体370、绝缘体369及绝缘体368。另外，绝缘体370、绝缘体369及绝缘体368中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。
[0201]
此外，与绝缘体383同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
[0202]
另外，也可以在绝缘体368及导电体376上形成布线层。例如，在图16中，依次层叠有绝缘体380、绝缘体382及绝缘体384。另外，绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。
[0203]
此外，与绝缘体383同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
[0204]
在上面说明包括导电体356的布线层、包括导电体366的布线层、包括导电体376的布线层及包括导电体386的布线层，但是本实施方式的半导体装置不局限于此。既可以使与包括导电体356的布线层同样的布线层具有三层以下的结构，又可以使与包括导电体356的布线层同样的布线层具有五层以上的结构。
[0205]
在绝缘体384上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514及绝缘体516中的任意个，优选使用对氧及氢具有阻挡性的物质。
[0206]
例如，作为绝缘体510及绝缘体514，优选使用对从衬底371或设置有晶体管550的区域等到设置有晶体管500的区域的氢及杂质具有阻挡性的膜。因此，可以使用与绝缘体383同样的材料。
[0207]
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过cvd法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管550之间设置抑制氢的扩散的膜。
[0208]
另外，例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
[0209]
尤其是，氧化铝的不使膜透过氧及导致晶体管的电特性变动的氢、水分等杂质的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用作晶体管500的保护膜。
[0210]
例如，作为绝缘体512和绝缘体516，可以使用与绝缘体379同样的材料。此外，通过对上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜或氧氮化硅膜等。
[0211]
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中嵌入导电体518、构成晶体管500的导电体(例如，导电体503)等。此外，导电体518被用作与电容器600或晶体管550连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料形成。
[0212]
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
[0213]
在绝缘体516的上方设置有晶体管500。
[0214]
如图17a至图17c所示，晶体管500包括以嵌入绝缘体514及绝缘体516的方式配置的导电体503、配置在绝缘体516及导电体503上的绝缘体520、配置在绝缘体520上的绝缘体522、配置在绝缘体522上的绝缘体524、配置在绝缘体524上的氧化物530a、配置在氧化物530a上的氧化物530b、彼此分开地配置在氧化物530b上的导电体542a及导电体542b、配置在导电体542a及导电体542b上并以重叠于导电体542a和导电体542b之间的方式形成开口的绝缘体580、配置在开口的底面及侧面的绝缘体545以及配置在绝缘体545的形成面上的导电体560。
[0215]
此外，如图17b和图17c所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图17a至图17c所示，导电体560优选包括设置在绝缘体545的内侧的导电体560a及以嵌入导电体560a的内侧的方式设置的导电体560b。此外，如图17b和图17c所示，优选在绝缘体580、导电体560及绝缘体545上配置绝缘体574。
[0216]
注意，在本说明书等中，有时将氧化物530a及氧化物530b统称为氧化物530。
[0217]
在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a及氧化物530b的两层，但是本发明不局限于此。例如，可以具有氧化物530b的单层结构，也可以具有三层以上的叠层结构。
[0218]
此外，在晶体管500中，导电体560具有两层结构，但是本发明不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图16、图17a至图17c所示的晶体管500的结构只是一个例子而不局限于上述结构，可以根据电路结构及/或驱动方法使用适当的晶体管。
[0219]
在此，导电体560被用作晶体管500的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。导电体560、导电体542a及导电体542b的配置根据绝缘体580的开口而自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。
[0220]
再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a或导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。
[0221]
导电体560有时被用作第一栅(也称为栅极或顶栅极)电极。导电体503有时被用作第二栅(也称为背栅极或底栅极)电极。在此情况下，通过独立地改变施加到导电体503的电
位而不使其与施加到导电体560的电位联动，可以控制晶体管500的阈值电压。尤其是，通过对导电体503施加负电位，可以使晶体管500的阈值电压更大并且可以减小关态电流。因此，与不对导电体503施加负电位时相比，在对导电体503施加负电位的情况下，可以减小对导电体560施加的电位为0v时的漏极电流。
[0222]
导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503施加电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。
[0223]
在本说明书等中，将由一对栅电极(第一栅电极和第二栅电极)的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(s-channel：围绕沟道)结构。此外，本说明书等中公开的s-channel结构与fin型结构及平面型结构不同。通过采用s-channel结构，可以提高对于短沟道效应的耐性，换言之，可以实现不容易发生短沟道效应的晶体管。
[0224]
此外，导电体503具有与导电体518相同的结构，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体503a，其内侧形成有导电体503b。此外，在晶体管500中，层叠有导电体503a与导电体503b，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
[0225]
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，抑制杂质或氧的扩散的功能是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
[0226]
例如，通过使导电体503a具有抑制氧的扩散的功能，可以抑制因导电体503b氧化而导致导电率的下降。
[0227]
此外，在导电体503还具有布线的功能的情况下，作为导电体503b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。此外，虽然在本实施方式中示出由导电体503a及导电体503b的叠层构成的导电体503，但是导电体503也可以具有单层结构。
[0228]
绝缘体520、绝缘体522及绝缘体524被用作第二栅极绝缘膜。
[0229]
在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。该氧通过加热容易从膜中释放。在本说明书等中，有时将通过加热释放的氧称为“过剩氧”。就是说，在绝缘体524中优选形成有包含过剩氧的区域(也称为“过剩氧区域”)。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧空位(vo：oxygen vacancy)，从而可以提高晶体管500的可靠性。此外，在氢进入氧化物530的氧空位中的情况下，有时该缺陷(以下，有时称为voh)被用作供体而产生作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。此外，因为氧化物半导体中的氢因受热、电场等作用而容易移动，所以当氧化物半导体包含多量的氢时可能会导致晶体管的可靠性降低。在本发明的一个方式中，优选尽量降低氧化物530中的voh而成为高纯度本征或实质上高纯度本征。如此，为了得到这种voh被充分减少的氧化物半导体，重要的是：去除氧化物半导体中的水分、氢等杂质(有时也称为脱水、脱氢化处理)；以及对氧化物半导体供应氧来填补氧空位(有时也称为加氧化处理)。通过将voh等杂质被充分减少的
氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
[0230]
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在tds(thermal desorption spectroscopy)分析中换算为氧原子的氧的脱离量为1.0
×
10
18
atoms/cm3以上，优选为1.0
×
10
19
atoms/cm3以上，更优选为2.0
×
10
19
atoms/cm3以上，或者3.0
×
10
20
atoms/cm3以上的氧化物膜。此外，进行上述tds分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
[0231]
此外，也可以以使上述具有过剩氧区域的绝缘体和氧化物530彼此接触的方式进行加热处理、微波处理或rf处理中的任一个或多个处理。通过进行该处理，可以去除氧化物530中的水或氢。例如，在氧化物530中发生voh键合被切断的反应，换言之，发生“v
oh→
vo h”的反应而可以进行脱氢化。此时产生的氢的一部分有时与氧键合并从氧化物530或氧化物530附近的绝缘体被去除作为h2o。另外，氢的一部分有时被导电体542a及导电体542b吸杂。
[0232]
此外，作为上述微波处理，例如优选使用包括产生高密度等离子体的电源的装置或包括对衬底一侧施加rf的电源的装置。例如，通过使用包含氧的气体及高密度等离子体，可以生成高密度的氧自由基，并且通过对衬底一侧施加rf，可以将由高密度等离子体生成的氧自由基高效地导入氧化物530或氧化物530附近的绝缘体中。此外，在上述微波处理中，压力为133pa以上，优选为200pa以上，更优选为400pa以上。此外，作为对进行微波处理的装置内导入的气体，例如使用氧及氩，并且氧流量比(o2/(o2 ar))为50％以下，优选为10％以上且30％以下。
[0233]
此外，在晶体管500的制造工序中，优选在氧化物530的表面露出的状态下进行加热处理。该加热处理例如以100℃以上且450℃以下，更优选以350℃以上且400℃以下进行，即可。此外，加热处理在氮气体或惰性气体的气氛或包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，加热处理优选在氧气氛下进行。由此，可以对氧化物530供应氧来减少氧空位(vo)。此外，加热处理也可以在减压状态下进行。或者，也可以在氮气体或惰性气体的气氛下进行加热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。或者，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理，然后在氮气体或惰性气体的气氛下连续进行加热处理。
[0234]
此外，通过对氧化物530进行加氧化处理，可以由被供应的氧填补氧化物530中的氧空位，换言之，可以促进“vo o
→
null”的反应。再者，通过使残留在氧化物530中的氢与被供应的氧起反应，可以去除该氢作为h2o(脱水化)。由此，可以抑制残留在氧化物530中的氢与氧空位重新键合而形成voh。
[0235]
当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
[0236]
当绝缘体522具有抑制氧及杂质的扩散的功能时，氧化物530所包含的氧不扩散到绝缘体520一侧，所以是优选的。此外，可以抑制导电体503与绝缘体524及/或氧化物530所包含的氧起反应。
[0237]
作为绝缘体522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸
铪)、氧化钽、氧化锆、锆钛酸铅(pzt)、钛酸锶(srtio3)或(ba，sr)tio3(bst)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
[0238]
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放及氢等杂质从晶体管500的周围部进入氧化物530的层。
[0239]
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。此外，还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
[0240]
绝缘体520优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。此外，通过组合high-k材料的绝缘体与氧化硅或氧氮化硅，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体520。
[0241]
此外，在图17a至图17c的晶体管500中，作为由三层的叠层结构而成的第二栅极绝缘膜示出绝缘体520、绝缘体522及绝缘体524，但是第二栅极绝缘膜也可以具有单层结构、两层结构或四层以上的叠层结构。此时，不局限于采用由相同材料而成的叠层结构，也可以采用由不同材料而成的叠层结构。
[0242]
在晶体管500中，将起到氧化物半导体作用的金属氧化物用作包含沟道形成区域的氧化物530。例如，作为氧化物530，优选使用in-m-zn氧化物(元素m为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。
[0243]
被用作氧化物半导体的金属氧化物可以使用溅射法形成，也可以使用ald(atomic layer deposition：原子层沉积)法形成。在其他实施方式中详细地说明被用作氧化物半导体的金属氧化物。
[0244]
此外，作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙优选为2ev以上，更优选为2.5ev以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
[0245]
在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以抑制杂质从形成在氧化物530a下方的结构物扩散到氧化物530b。
[0246]
此外，氧化物530优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素m的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素m的原子个数比。此外，用于氧化物530a的金属氧化物中的相对于in的元素m的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于in的元素m的原子个数比。此外，用于氧化物530b的金属氧化物中的相对于元素m的in的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素m的in的原子个数比。
[0247]
优选的是，使氧化物530a的导带底的能量高于氧化物530b的导带底的能量。换言
之，氧化物530a的电子亲和势优选小于氧化物530b的电子亲和势。
[0248]
在此，在氧化物530a及氧化物530b的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表述为氧化物530a及氧化物530b的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面的混合层的缺陷态密度。
[0249]
具体而言，通过使氧化物530a与氧化物530b除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为in-ga-zn氧化物的情况下，作为氧化物530a优选使用in-ga-zn氧化物、ga-zn氧化物及氧化镓等。
[0250]
此时，载流子的主要路径为氧化物530b。通过使氧化物530a具有上述结构，可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。
[0251]
在氧化物530b上设置有被用作源电极及漏电极的导电体542a及导电体542b。作为导电体542a及导电体542b，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。氮化钽等的金属氮化物膜对氢或氧具有阻挡性，所以是更优选的。
[0252]
此外，虽然在图17b示出导电体542a及导电体542b的单层结构，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。此外，也可以层叠钛膜及铝膜。此外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
[0253]
此外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。此外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
[0254]
此外，如图17b所示，有时在氧化物530与导电体542a(导电体542b)的界面及其附近作为低电阻区域形成有区域543a及区域543b。此时，区域543a被用作源区域和漏区域中的一个，区域543b被用作源区域和漏区域中的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。
[0255]
通过以与氧化物530接触的方式设置上述导电体542a(导电体542b)，区域543a(区域543b)的氧浓度有时降低。此外，在区域543a(区域543b)中有时形成含有包含在导电体542a(导电体542b)中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543a(区域543b)的载流子密度增加，区域543a(区域543b)成为低电阻区域。
[0256]
绝缘体544以覆盖导电体542a及导电体542b的方式设置，抑制导电体542a及导电体542b的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。
[0257]
作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗、钕、镧或镁等中的一种或两种以上的金属氧化物。此外，作为绝缘体544也可以使用氮氧化硅或氮化硅
等。
[0258]
尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。此外，在导电体542a及导电体542b是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的材料的情况下，不需要必须设置绝缘体544。根据所需要的晶体管特性，适当地设计即可。
[0259]
通过包括绝缘体544，可以抑制绝缘体580所包含的水、氢等杂质扩散到氧化物530b。此外，可以抑制绝缘体580所包含的过剩氧使导电体542氧化。
[0260]
绝缘体545被用作第一栅极绝缘膜。绝缘体545优选与上述绝缘体524同样地使用包含过剩的氧并通过加热而释放氧的绝缘体形成。
[0261]
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
[0262]
通过作为绝缘体545设置包含过剩氧的绝缘体，可以从绝缘体545对氧化物530b的沟道形成区域有效地供应氧。此外，与绝缘体524同样，优选降低绝缘体545中的水或氢等杂质的浓度。绝缘体545的厚度优选为1nm以上且20nm以下。此外，也可以在形成绝缘体545之前及/或后进行上述微波处理。
[0263]
此外，为了将绝缘体545所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体545与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体545到导电体560的氧扩散。通过设置抑制氧的扩散的金属氧化物，从绝缘体545到导电体560的过剩氧的扩散受到抑制。换言之，可以抑制供应到氧化物530的过剩氧量减少。此外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。
[0264]
此外，与第二栅极绝缘膜同样，绝缘体545也可以具有叠层结构。由于当进行晶体管的微型化及高集成化时，有时栅极绝缘膜的薄膜化导致泄漏电流等问题，因此通过使被用作栅极绝缘膜的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
[0265]
在图17b及图17c中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
[0266]
作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(n2o、no、no2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体545所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。此外，作为导电体560a可以使用可应用于氧化物530的氧化物半导体。在此情况下，通过采用溅射法形成导电体560b，可以降低导电体560a的电阻值来使其成为导电体。其可以称为oc(oxide conductor)电极。
[0267]
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。导电体560b也可以具有叠层结构，例如，
可以采用钛或氮化钛和上述导电材料的叠层结构。
[0268]
绝缘体580优选隔着绝缘体544设置在导电体542a及导电体542b上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。
[0269]
绝缘体580优选具有过剩氧区域。通过设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧高效地供应给氧化物530。此外，优选降低绝缘体580中的水或氢等杂质的浓度。
[0270]
绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。
[0271]
在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560以嵌入绝缘体580的开口的方式设置，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。
[0272]
绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体545的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体545及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。
[0273]
例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
[0274]
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法形成的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。
[0275]
此外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。
[0276]
此外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体540a及导电体540b。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。导电体540a及导电体540b具有与后面说明的导电体546及导电体548同样的结构。
[0277]
在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧及氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
[0278]
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过膜的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
[0279]
此外，在绝缘体582上设置有绝缘体586。作为绝缘体586可以使用与绝缘体379同样的材料。此外，通过作为这些绝缘体应用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜或氧氮化硅膜等。
[0280]
此外，在绝缘体520、绝缘体522、绝缘体524、绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582及绝缘体586中嵌入导电体546及导电体548等。
[0281]
导电体546及导电体548被用作与电容器600、晶体管500或晶体管550连接的插头或布线。导电体546及导电体548可以使用与导电体328及导电体330同样的材料设置。
[0282]
此外，也可以在形成晶体管500之后，以围绕晶体管500的方式形成开口，并以覆盖该开口的方式形成对氢或水具有高阻挡性的绝缘体。通过由上述高阻挡性的绝缘体包裹晶体管500，可以防止水分及氢从外部进入。或者，也可以使用对氢或水具有高阻挡性的绝缘体包裹多个晶体管500。此外，在围绕晶体管500地形成开口的情况下，例如，当形成到达绝缘体522或绝缘体514的开口并接触于绝缘体522或绝缘体514地形成上述高阻挡性的绝缘体时可以兼作晶体管500的制造工序的一部分，所以是优选的。此外，作为对氢或水具有高阻挡性的绝缘体，例如使用与绝缘体522或绝缘体514同样的材料即可。
[0283]
接着，在晶体管500的上方设置有电容器600。电容器600包括导电体610、导电体620及绝缘体630。
[0284]
此外，也可以在导电体546及导电体548上设置导电体612。导电体612被用作与晶体管500连接的插头或者布线。导电体610被用作电容器600的电极。此外，可以同时形成导电体612及导电体610。
[0285]
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
[0286]
在本实施方式中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成对具有阻挡性的导电体及导电性高的导电体具有高紧密性的导电体。
[0287]
以隔着绝缘体630重叠于导电体610的方式设置导电体620。作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的cu(铜)或al(铝)等即可。
[0288]
在导电体620及绝缘体630上设置有绝缘体640。绝缘体640可以使用与绝缘体379同样的材料设置。此外，绝缘体640也可以用作覆盖其下方的凹凸形状的平坦化膜。
[0289]
通过采用本结构，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
[0290]
本实施方式可以与本说明书所示的其他实施方式等适当地组合。
[0291]
(实施方式5)在本实施方式中，说明可以用于上述实施方式所说明的os晶体管的金属氧化物(以下，也称为氧化物半导体)。
[0292]
金属氧化物优选至少包含铟或锌。尤其优选包含铟和锌中的一个。此外，除了铟及锌之外，优选还包含铝、镓、钇、锡等。此外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
[0293]
《结晶结构的分类》首先，对氧化物半导体中的结晶结构的分类参照图18a进行说明。图18a是说明氧化物半导体，典型为igzo(包含in、ga、zn的金属氧化物)的结晶结构的分类的图。
[0294]
如图18a所示，氧化物半导体大致分为“amorphous(无定形)”、“crystalline(结晶性)”、“crystal(结晶)”。此外，completely amorphous包含在“amorphous”中。此外，在“crystalline”中包含caac(c-axis-aligned crystalline)、nc(nanocrystalline)及cac(cloud-aligned composite)。此外，在“crystalline”的分类中不包含single crystal、poly crystal及completely amorphous。此外，在“crystal”中包含single crystal及poly crystal。
[0295]
此外，图18a所示的外框线被加粗的部分中的结构是介于“amorphous(无定形)”与“crystal(结晶)”之间的中间状态，是属于新的边界区域(new crystalline phase)的结构。换言之，该结构与“crystal(结晶)”或在能量性上不稳定的“amorphous(无定形)”可以说是完全不同的结构。
[0296]
可以使用x射线衍射(xrd：x-ray diffraction)谱对膜或衬底的结晶结构进行评价。在此，图18b示出被分类为“crystalline”的caac-igzo膜的通过gixd(grazing-incidence xrd)测量而得到的xrd谱。此外，将gixd法也称为薄膜法或seemann-bohlin法。下面，将图18b所示的通过gixd测量而得到的xrd谱简单地记为xrd谱。此外，图18b所示的caac-igzo膜的组成是in：ga：zn＝4：2：3[原子个数比]附近。此外，图18b所示的caac-igzo膜的厚度为500nm。
[0297]
如图18b所示，在caac-igzo膜的xrd谱中检测出表示明确的结晶性的峰值。具体而言，在caac-igzo膜的xrd谱中，2θ＝31
°
附近检测出表示c轴取向的峰值。此外，如图18b所示那样，2θ＝31
°
附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
[0298]
此外，可以使用纳米束电子衍射法(nbed：nano beam electron diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图18c示出caac-igzo膜的衍射图案。图18c是将电子束向平行于衬底的方向入射的nbed观察的衍射图案。此外，图18c所示的caac-igzo膜的组成是in：ga：zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
[0299]
如图18c所示那样，在caac-igzo膜的衍射图案中观察到表示c轴取向的多个斑点。
[0300]
《《氧化物半导体的结构》》此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图18a不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述caac-os及nc-os。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like os(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
[0301]
在此，对上述caac-os、nc-os及a-like os的详细内容进行说明。
[0302]
[caac-os]caac-os是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指caac-os膜的厚度方向、caac-os膜的被形成面的法线方向、或者caac-os膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，
在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，caac-os具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，caac-os是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
[0303]
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
[0304]
另外，在in-m-zn氧化物(元素m为选自铝、镓、钇、锡、钛等中的一种或多种)中，caac-os有包括含有层叠有铟(in)及氧的层(以下，in层)、含有元素m、锌(zn)及氧的层(以下，(m，zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素m可以彼此置换。因此，有时(m，zn)层包含铟。此外，有时in层包含元素m。注意，有时in层包含zn。该层状结构例如在高分辨率tem图像中被观察作为晶格像。
[0305]
例如，当对caac-os膜使用xrd装置进行结构分析时，在使用θ/2θ扫描的out-of-plane xrd测量中，在2θ＝31
°
或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成caac-os的金属元素的种类、组成等变动。
[0306]
此外，例如，在caac-os膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
[0307]
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在caac-os的畸变附近观察不到明确的晶界(grainboundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是由于caac-os因为a-b面方向上的氧原子的排列的低密度或因金属原子被取代而使原子间的键合距离产生变化等而能够包容畸变。
[0308]
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的caac-os是使晶体管的半导体层具有优异的结晶结构的结晶性氧化物之一。注意，为了构成caac-os，优选包含zn。例如，与in氧化物相比，in-zn氧化物及in-ga-zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
[0309]
caac-os是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在caac-os中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说caac-os是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含caac-os的氧化物半导体的物理性质稳定。因此，包含caac-os的氧化物半导体具有高耐热性及可靠性良好。此外，caac-os对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在os晶体管中使用caac-os，可以扩大制造工序的自由度。
[0310]
[nc-os]在nc-os中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以
下的区域)中的原子排列具有周期性。换言之，nc-os具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-os在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-os在某些分析方法中与a-like os或非晶氧化物半导体没有差别。例如，在对nc-os膜使用xrd装置进行结构分析时，在使用θ/2θ扫描的out-of-plane xrd测量中，不检测出表示结晶性的峰值。此外，在对nc-os膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-os膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[0311]
[a-like os]a-like os是具有介于nc-os与非晶氧化物半导体之间的结构的氧化物半导体。a-like os包含空洞或低密度区域。也就是说，a-like os的结晶性比nc-os及caac-os的结晶性低。此外，a-like os的膜中的氢浓度比nc-os及caac-os的膜中的氢浓度高。
[0312]
《《氧化物半导体的构成》》接着，说明上述的cac-os的详细内容。注意，cac-os与材料构成有关。
[0313]
[cac-os]cac-os例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
[0314]
再者，cac-os是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(以下，也称为云状)。就是说，cac-os是指该第一区域和该第二区域混合的复合金属氧化物。
[0315]
在此，将相对于构成in-ga-zn氧化物的cac-os的金属元素的in、ga及zn的原子个数比的每一个记为[in]、[ga]及[zn]。例如，在in-ga-zn氧化物的cac-os中，第一区域是其[in]大于cac-os膜的组成中的[in]的区域。此外，第二区域是其[ga]大于cac-os膜的组成中的[ga]的区域。此外，例如，第一区域是其[in]大于第二区域中的[in]且其[ga]小于第二区域中的[ga]的区域。此外，第二区域是其[ga]大于第一区域中的[ga]且其[in]小于第一区域中的[in]的区域。
[0316]
具体而言，上述第一区域是以铟氧化物、铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物、镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以in为主要成分的区域。此外，可以将上述第二区域称为以ga为主要成分的区域。
[0317]
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
[0318]
例如，在in-ga-zn氧化物的cac-os中，根据通过能量分散型x射线分析法(edx：energy dispersive x-ray spectroscopy)取得的edx面分析(mapping)图像，可确认到以in为主要成分的区域(第一区域)及以ga为主要成分的区域(第二区域)不均匀地分布而混合。
[0319]
在将cac-os用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使cac-os具有开关功能(开启/关闭的功能)。换言之，在cac-os的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将cac-os用于晶体管，可以实现高通态电流(i
on
)、高场效应迁移率(μ)及良好的开关工作。
[0320]
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-likeos、cac-os、nc-os、caac-os中的两种以上。
[0321]
《包括氧化物半导体的晶体管》接着，说明将上述氧化物半导体用于晶体管的情况。
[0322]
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
[0323]
此外，优选将载流子浓度低的氧化物半导体用于晶体管。例如，氧化物半导体的载流子浓度为1
×
10
17
cm-3
以下，优选为1
×
10
15
cm-3
以下，更优选为1
×
10
13
cm-3
以下，进一步优选为1
×
10
11
cm-3
以下，还进一步优选低于1
×
10
10
cm-3
且为1
×
10-9
cm-3
以上。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将载流子浓度低的氧化物半导体称为“高纯度本征”或“实质上高纯度本征”的氧化物半导体。
[0324]
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
[0325]
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
[0326]
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[0327]
《杂质》在此，说明氧化物半导体中的各杂质的影响。
[0328]
在氧化物半导体包含第14族元素之一的硅或碳时，氧化物半导体中形成缺陷能级。因此，将氧化物半导体中的硅及碳的浓度、与氧化物半导体的界面附近的硅及碳的浓度(通过二次离子质谱分析法(sims：secondary ion mass spectrometry)测得的浓度)设定为2
×
10
18
atoms/cm3以下，优选为2
×
10
17
atoms/cm3以下。
[0329]
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用sims分析测得的氧化物半导体中的碱金属或碱土金属的浓度设定为1
×
10
18
atoms/cm3以下，优选为2
×
10
16
atoms/cm3以下。
[0330]
另外，当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增
高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启型特性。或者，在氧化物半导体包含氮时，有时形成陷阱能级。其结果，有时晶体管的电特性不稳定。因此，将利用sims测得的氧化物半导体中的氮浓度设定为低于5
×
10
19
atoms/cm3，优选为5
×
10
18
atoms/cm3以下，更优选为1
×
10
18
atoms/cm3以下，进一步优选为5
×
10
17
atoms/cm3以下。
[0331]
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，具有含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用sims测得的氢浓度设定为低于1
×
10
20
atoms/cm3，优选低于1
×
10
19
atoms/cm3，更优选低于5
×
10
18
atoms/cm3，更进一步优选低于1
×
10
18
atoms/cm3。
[0332]
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
[0333]
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
[0334]
(实施方式6)本实施方式示出形成上述实施方式所示的半导体装置等的半导体晶片及组装有该半导体装置的电子构件的一个例子。
[0335]
《半导体晶片》首先，使用图19a说明形成有半导体装置等的半导体晶片的例子。
[0336]
图19a所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
[0337]
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。此外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
[0338]
下面进行切割工序。沿点划线所示的划分线scl1及划分线scl2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线scl1平行，多个划分线scl2平行，且划分线scl1与划分线scl2垂直的方式设置空隙4803。
[0339]
通过进行切割工序，可以从半导体晶片4800切割出图19b所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线scl1的划分用部或划分线scl2的划分用部大致相等即可。
[0340]
此外，本发明的一个方式的元件衬底的形状不局限于图19a所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
[0341]
《电子构件》图19c示出电子构件4700及安装有电子构件4700的衬底(安装衬底4704)的立体图。图19c所示的电子构件4700在模子4711中包括芯片4800a。作为芯片4800a可以使用根据本发明的一个方式的存储装置等。
package：四侧j形引脚扁平封装)或qfn(quad flat non-leaded package：四侧无引脚扁平封装)等安装方法。
[0353]
本实施方式可以与本说明书所示的其他实施方式等适当地组合。
[0354]
(实施方式7)在本实施方式中说明根据本发明的一个方式的半导体装置的应用例子。
[0355]
根据本发明的一个方式的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机、录像再现装置、导航系统、游戏机等)的存储装置。此外，可以用于图像传感器、iot(internet of things：物联网)以及医疗等。这里，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。
[0356]
对包括根据本发明的一个方式的半导体装置的电子设备的一个例子进行说明。图20a至图20j、图21a至图21e示出具有该半导体装置的电子构件4700或电子构件4730包括在各电子设备中的情况。
[0357]
[移动电话机]图20a所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入界面在显示部5511中包括触控面板，并且在外壳5510上设置有按钮。
[0358]
通过将根据本发明的一个方式的半导体装置应用于信息终端5500，可以保持在执行程序时生成的临时文件(例如，使用网页浏览器时的缓存等)。
[0359]
[可穿戴终端]此外，图20b示出可穿戴终端的一个例子的信息终端5900。信息终端5900包括外壳5901、显示部5902、操作开关5903、操作开关5904、表带5905等。
[0360]
与上述信息终端5500同样，通过将根据本发明的一个方式的半导体装置应用于可穿戴终端，可以保持在执行程序时生成的临时文件。
[0361]
[信息终端]图20c示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示部5302及键盘5303。
[0362]
与上述信息终端5500同样，通过将根据本发明的一个方式的半导体装置应用于台式信息终端5300，可以保持在执行程序时生成的临时文件。
[0363]
注意，在上述例子中，图20a至图20c分别示出智能手机、可穿戴终端及台式信息终端作为电子设备的例子，但是也可以应用智能手机、可穿戴终端及台式信息终端以外的信息终端。作为智能手机、可穿戴终端及台式信息终端以外的信息终端，例如可以举出pda(personal digital assistant：个人数码助理)、笔记本式信息终端、工作站等。
[0364]
[电器产品]此外，图20d示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。例如，电冷藏冷冻箱5800是对应于iot(internet of things：物联网)的电冷藏冷冻箱。
[0365]
可以将根据本发明的一个方式的半导体装置应用于电冷藏冷冻箱5800。通过利用互联网等，可以使电冷藏冷冻箱5800对信息终端等发送储存在电冷藏冷冻箱5800中的食品
或该食品的消费期限等的信息。电冷藏冷冻箱5800可以在该半导体装置中保持在发送该信息时生成的临时文件。
[0366]
在上述例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、ih炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[0367]
[游戏机]此外，图20e示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202、按钮5203等。
[0368]
此外，图20f示出游戏机的一个例子的固定式游戏机7500。固定式游戏机7500包括主体7520及控制器7522。主体7520可以以无线方式或有线方式与控制器7522连接。此外，虽然在图20f中未图示，但是控制器7522可以包括显示游戏的图像的显示部、作为按钮以外的输入接口的触控面板及控制杆、旋转式抓手、滑动式抓手等。此外，控制器7522不局限于图20f所示的形状，也可以根据游戏的种类改变控制器7522的形状。例如，在fps(first person shooter，第一人称射击类游戏)等射击游戏中，作为扳机使用按钮，可以使用模仿枪的形状的控制器。此外，例如，在音乐游戏等中，可以使用模仿乐器、音乐器件等的形状的控制器。再者，固定式游戏机也可以设置照相机、深度传感器、麦克风等，由游戏玩者的手势及/或声音等操作以代替控制器操作。
[0369]
此外，上述游戏机的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。
[0370]
通过将上述实施方式所说明的半导体装置用于便携式游戏机5200或固定式游戏机7500，可以实现低功耗的便携式游戏机5200或固定式游戏机7500。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
[0371]
并且，通过将上述实施方式所说明的半导体装置用于便携式游戏机5200或固定式游戏机7500，可以保持在执行游戏时生成的用于运算用的临时文件。
[0372]
在图20e中，作为游戏机的例子示出便携式游戏机。另外，图20f示出家用固定式游戏机。本发明的一个方式的电子设备不局限于此。作为本发明的一个方式的电子设备，例如可以举出设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[0373]
[移动体]上述实施方式所说明的半导体装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
[0374]
图20g示出作为移动体的一个例子的汽车5700。
[0375]
汽车5700的驾驶座位附近设置有能够显示速度表、转速计、行驶距离、加油量、排档状态、空调的设定等以提供各种信息的仪表板。此外，驾驶座位附近也可以设置有表示上述信息的显示装置。
[0376]
尤其是，通过将由设置在汽车5700上的摄像装置(未图示)拍摄的影像显示在上述显示装置上，可以补充被支柱等遮挡的视野、驾驶座位的死角等，从而可以提高安全性。也就是说，通过显示设置在汽车5700外侧的拍摄装置所拍摄的图像，可以补充视野来避免死
角，以提高安全性。
[0377]
上述实施方式所说明的半导体装置能够暂时储存信息，例如，可以将该计算机应用于汽车5700的自动驾驶系统、进行导航、危险预测等的系统等来暂时储存必要信息。此外，也可以在该显示装置上暂时显示导航、危险预测等信息。此外，也可以保持安装在汽车5700上的行车记录仪的录像。
[0378]
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等。
[0379]
[照相机]上述实施方式所说明的半导体装置可以应用于照相机。
[0380]
图20h示出摄像装置的一个例子的数码相机6240。数码相机6240包括外壳6241、显示部6242、操作开关6243、快门按钮6244等，并且安装有可装卸的镜头6246。在此，数码相机6240采用能够从外壳6241拆卸下镜头6246的结构，但是镜头6246及外壳6241被形成为一体。此外，数码相机6240还可以包括另外安装的闪光灯装置及取景器等。
[0381]
通过将上述实施方式所说明的半导体装置用于数码相机6240，可以实现低功耗的数码相机6240。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
[0382]
[视频摄像机]上述实施方式所说明的半导体装置可以应用于视频摄像机。
[0383]
图20i示出摄像装置的一个例子的视频摄像机6300。视频摄像机6300包括第一外壳6301、第二外壳6302、显示部6303、操作开关6304、镜头6305、连接部6306等。操作开关6304及镜头6305设置在第一外壳6301上，显示部6303设置在第二外壳6302上。第一外壳6301与第二外壳6302由连接部6306连接，第一外壳6301与第二外壳6302间的角度可以由连接部6306改变。显示部6303的图像也可以根据连接部6306中的第一外壳6301与第二外壳6302间的角度切换。
[0384]
当记录由视频摄像机6300拍摄的图像时，需要进行根据数据记录方式的编码。借助于上述半导体装置，上述视频摄像机6300可以保持在进行编码时生成的临时文件。
[0385]
[icd]可以将上述实施方式所说明的半导体装置应用于埋藏式心律转复除颤器(icd)。
[0386]
图20j是示出icd的一个例子的截面示意图。icd主体5400至少包括电池5401、电子构件4700、调节器、控制电路、天线5404、向右心房的金属丝5402、向右心室的金属丝5403。
[0387]
icd主体5400通过手术设置在体内，两个金属丝穿过人体的锁骨下静脉5405及上腔静脉5406，并且其中一个金属丝的先端设置于右心室，另一个金属丝的先端设置于右心房。
[0388]
icd主体5400具有心脏起搏器的功能，并在心律在规定范围之外时对心脏进行起搏。此外，在即使进行起搏也不改善心律时(快速的心室頻脉或心室颤动等)进行利用去颤的治疗。
[0389]
为了适当地进行起搏及去颤，icd主体5400需要经常监视心律。因此，icd主体5400包括用来检测心律的传感器。此外，icd主体5400可以在电子构件4700中储存通过该传感器
测得的心律的数据、利用起搏进行治疗的次数、时间等。
[0390]
此外，因为由天线5404接收电力，且该电力被充电到电池5401。此外，通过使icd主体5400包括多个电池，可以提高安全性。具体而言，即使icd主体5400中的部分电池产生故障，其他电池可以起作用而被用作辅助电源。
[0391]
此外，除了能够接收电力的天线5404，还可以包括能够发送生理信号的天线，例如，也可以构成能够由外部的监视装置确认脉搏、呼吸数、心律、体温等生理信号的监视心脏活动的系统。
[0392]
[pc用扩展装置]上述实施方式所说明的半导体装置可以应用于pc(personal computer；个人计算机)等计算机、信息终端用扩展装置。
[0393]
图21a示出该扩展装置的一个例子的可以携带且安装有能够储存信息的芯片的设置在pc的外部的扩展装置6100。扩展装置6100例如通过由usb(universal serial bus；通用串行总线)等连接于pc，可以利用该芯片储存信息。注意，虽然图21a示出可携带的扩展装置6100，但是根据本发明的一个方式的扩展装置不局限于此，例如也可以采用安装冷却风机等的较大结构的扩展装置。
[0394]
扩展装置6100包括外壳6101、盖子6102、usb连接器6103及衬底6104。衬底6104被容纳在外壳6101中。衬底6104设置有驱动上述实施方式所说明的半导体装置等的电路。例如，衬底6104安装有电子构件4700、控制器芯片6106。usb连接器6103被用作连接于外部装置的接口。
[0395]
[sd卡]上述实施方式所说明的半导体装置可以应用于能够安装在信息终端及数码相机等电子设备上的sd卡。
[0396]
图21b是sd卡的外观示意图，图21c是sd卡的内部结构的示意图。sd卡5110包括外壳5111、连接器5112及衬底5113。连接器5112具有连接到外部装置的接口的功能。衬底5113被容纳在外壳5111中。衬底5113设置有半导体装置及驱动该半导体装置的电路。例如，衬底5113安装有电子构件4700、控制器芯片5115。此外，电子构件4700及控制器芯片5115的各电路结构不局限于上述记载，可以根据情况适当地改变电路结构。例如，电子构件所包括的写入电路、行驱动器、读出电路等也可以不安装在电子构件4700上而安装在控制器芯片5115上。
[0397]
通过在衬底5113的背面一侧也设置电子构件4700，可以增大sd卡5110的容量。此外，也可以将具有无线通信功能的无线芯片设置于衬底5113。由此，可以进行外部装置与sd卡5110之间的无线通信，可以进行电子构件4700的数据的读出及写入。
[0398]
[ssd]上述实施方式所说明的半导体装置可以应用于能够安装在信息终端等电子设备上的ssd(solid state drive：固态驱动器)。
[0399]
图21d是ssd的外观示意图，图21e是ssd的内部结构的示意图。ssd5150包括外壳5151、连接器5152及衬底5153。连接器5152具有连接到外部装置的接口的功能。衬底5153被容纳在外壳5151中。衬底5153设置有半导体装置及驱动该半导体装置的电路。例如，衬底5153安装有电子构件4700、存储器芯片5155、控制器芯片5156。通过在衬底5153的背面一侧
也设置电子构件4700，可以增大ssd5150的容量。存储器芯片5155中安装有工作存储器。例如，可以将dram芯片用于存储器芯片5155。控制器芯片5156中安装有处理器、ecc电路等。注意，电子构件4700、存储器芯片5155及控制器芯片5115的各电路结构不局限于上述记载，可以根据情况适当地改变电路结构。例如，控制器芯片5156中也可以设置用作工作存储器的存储器。
[0400]
[计算机]图22a所示的计算机5600是大型计算机的例子。在计算机5600中，多个机架式计算机5620收纳在机架5610中。
[0401]
计算机5620例如可以具有图22b所示的立体图的结构。在图22b中，计算机5620包括母板5630，母板5630包括多个插槽5631以及多个连接端子等。插槽5631插入有个人计算机卡5621。并且，个人计算机卡5621包括连接端子5623、连接端子5624、连接端子5625，它们连接到母板5630。
[0402]
图22c所示的个人计算机卡5621是包括cpu、gpu、半导体装置等的处理板的一个例子。个人计算机卡5621具有板5622。此外，板5622包括连接端子5623、连接端子5624、连接端子5625、半导体装置5626、半导体装置5627、半导体装置5628以及连接端子5629。注意，图22c示出半导体装置5626、半导体装置5627以及半导体装置5628以外的半导体装置，关于这些半导体装置的说明，参照以下记载的半导体装置5626、半导体装置5627以及半导体装置5628的说明。
[0403]
连接端子5629具有可以插入母板5630的插槽5631的形状，连接端子5629被用作连接个人计算机卡5621与母板5630的接口。作为连接端子5629的规格例如可以举出pcie等。
[0404]
连接端子5623、连接端子5624、连接端子5625例如可以用作用来对个人计算机卡5621供电或输入信号等的接口。此外，例如，可以用作用来进行个人计算机卡5621所计算的信号的输出等的接口。作为连接端子5623、连接端子5624、连接端子5625各自的规格例如可以举出usb(universal serial bus：通用串行总线)、sata(serial ata：串行ata)、scsi(small computer system interface：小型计算机系统接口)等。此外，当从连接端子5623、连接端子5624、连接端子5625输出视频信号时，作为各规格可以举出hdmi(注册商标)等。
[0405]
半导体装置5626包括进行信号的输入及输出的端子(未图示)，通过将该端子插入板5622所包括的插座(未图示)，可以电连接半导体装置5626与板5622。
[0406]
半导体装置5627包括多个端子，通过将该端子以回流焊方式焊接到板5622所包括的布线，可以电连接半导体装置5627与板5622。作为半导体装置5627，例如，可以举出fpga(field programmable gate array：现场可编程门阵列)、gpu、cpu等。作为半导体装置5627，例如可以使用电子构件4730。
[0407]
半导体装置5628包括多个端子，通过将该端子以回流焊方式焊接到板5622所包括的布线，可以电连接半导体装置5628与板5622。作为半导体装置5628，例如，可以举出半导体装置等。作为半导体装置5628，例如可以使用电子构件4700。
[0408]
计算机5600可以用作并行计算机。通过将计算机5600用作并行计算机，例如可以进行人工智能的学习及推理所需要的大规模计算。
[0409]
通过将本发明的一个方式的半导体装置用于上述各种电子设备，可以实现电子设备的小型化、高速化或低功耗化。此外，本发明的一个方式的半导体装置的低功耗少，由此
可以降低电路发热。由此，可以减少因该发热而给电路本身、外围电路及模块带来的负面影响。此外，通过使用本发明的一个方式的半导体装置，可以实现高温环境下也稳定工作的电子设备。由此，可以提高电子设备的可靠性。
[0410]
本实施方式可以与本说明书所示的其他实施方式等适当地组合。
[实施例]
[0411]
利用电路模拟器对图1a所示的半导体装置100的工作进行验证。作为电路模拟器，使用silvaco公司制造的smartspice。
[0412]
作为验证条件，假设作为晶体管tr11及晶体管tr21使用沟道长度及沟道宽度都是60nm的os晶体管。另外，假设作为晶体管tr12及晶体管tr22使用沟道长度及沟道宽度都是1μm的si晶体管。另外，将容量cb1及容量cb2的电容值都设定为1pf。另外，将vss设定为0.0v，将vdd设定为6.0v。
[0413]
作为保持在节点sn1中的vin1假设五个基准(0.9v、1.1v、1.3v、1.5v、1.7v)且作为保持在节点sn2中的vref假设两个基准(0.0v、0.7v)，利用电路模拟器计算所有组合的输出电压vout。注意，vin1的五个基准都满足上述实施方式所示的算式6及算式7。
[0414]
图23a及图23b示出计算结果。图23a及图23b的纵轴表示输出电压vout且横轴表示时刻(time)。在本实施例中，假设在时刻0.0μs上述实施方式所说明的写入工作结束。更具体而言，上述实施方式所说明的期间t32结束，节点sn1及节点sn2的电位被保持。
[0415]
图23a示出vref为0.7v时的每个vin1基准的输出电压vout。图23b示出vref为0.0v时的每个vin1基准的输出电压vout。
[0416]
在半导体装置100中，对端子ps1及端子ps2供应vss直到时刻0.5μs。在时刻0.5μs开始读出工作。在读出工作中端子ps1被供应vdd且端子out被供应输出电压vout。
[0417]
图24示出读出工作开始后的晶体管tr12的源极与漏极间电压vds_tr12的计算结果。由于直到读出工作开始之前节点bn的电位为vss(0.0v)，所以在端子ps1的电位从vss变为vdd(6.0v)之后vds_tr12约为6v。
[0418]
另外，由于vin1为晶体管tr12的阈值电压以上，当端子ps1的电位变为vdd时，电流流过晶体管tr12的源极与漏极间，节点bn的电位上升。vin1越大，流过晶体管tr12的源极与漏极间的电流越多。因此，vin1越大，节点bn的电位越上升。也就是说，vin1越大，vds_tr12越小。其结果，在vref恒定时，vin1越大vout越大。
[0419]
另外，图23a及图23b示出作为输出电压vout可以得到相当于上述实施方式所说明的算式5的电压。另外，在本实施例中，算式5中的vin2相当于vref。
[0420]
图25是示出利用电路模拟器计算的vin1与vout的关系的图表。附图中的圆圈(
“○”
)表示vref为0.0v时的vin1与vout的关系，四角形(
“□”
)表示vref为0.7v时的vin1与vout的关系。
[0421]
另外，在图25中附上近似直线851及近似直线852。近似直线851是上述圆圈(
“○”
)的近似直线，近似vref为0.0v时的vin1与vout的关系。另外，近似直线852是上述四角形(
“□”
)的近似直线，近似vref为0.7v时的vin1与vout的关系。近似直线851的可决系数r2(贡献率)为0.9966，近似直线852的可决系数r2(贡献率)为0.9955。由此可知：在vref恒定时，输出电压vout根据vin1的变化而变化。
[0422]
通过利用电路模拟器进行验证，可知根据本发明的一个方式的半导体装置100在vref恒定时，输出电压vout根据vin1的变化而变化。另外，可知：根据本发明的一个方式的半导体装置100可以准确地读出所保持的模拟数据。[符号说明]
[0423]
100：半导体装置、110a：保持电路、110b：保持电路、120a：自举电路、120b：自举电路、130：源极跟随电路、tr11：晶体管、tr12：晶体管、tr21：晶体管、tr22：晶体管、sn1：节点、sn2：节点、bn：节点、cb1：电容器、cb2：电容器、in1：端子、in2：端子、ps1：端子、ps2：端子、ww1：端子、ww2：端子。