数据传输电路、数据处理电路和存储器的制作方法

1.本技术实施例涉及存储器技术领域，特别是涉及一种数据传输电路、数据处理电路和存储器。


背景技术：

2.半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(dynamic random access memory，dram)以其快速的存储速度和高集成度被广泛应用于各个领域。为了获得更高的数据读写可靠性，需要在半导体存储器中设置校验相关电路，以校验读取的数据是否准确，但是引入校验相关电路可能导致存储器的读写速度变慢，影响半导体存储器的性能。


技术实现要素：

3.本技术实施例提供了一种数据传输电路、数据处理电路和存储器，可以优化存储器的读写速度。
4.一种数据传输电路，包括：
5.数据写入电路，用于传输待存储数据至全局数据线组，所述全局数据线组包括第一全局数据线和第二全局数据线，成对设置的所述第一全局数据线和所述第二全局数据线传输互为反相的数据，所述待存储数据通过所述全局数据线组传输至所述数据存储单元进行存储；
6.校验写入电路，用于传输校验数据至校验存储单元连接的全局数据线组，以对所述校验数据进行存储，所述校验数据与所述待存储数据相对应；
7.其中，所述数据写入电路和所述校验写入电路用于同步向对应的全局数据线组传输数据，且所述校验写入电路的驱动能力强于所述数据写入电路的驱动能力。
8.在其中一个实施例中，所述数据写入电路和所述校验写入电路的电路结构均为第一电路，但所述数据写入电路和校验写入电路中对应器件的电性参数不完全相同，以使所述校验写入电路的驱动能力强于所述数据写入电路的驱动能力。
9.在其中一个实施例中，所述第一电路包括：
10.第一驱动模块，与所述第一全局数据线连接，用于响应于写使能信号，根据待写入数据信号生成并传输第一写入信号至所述第一全局数据线，所述第一写入信号的电平状态与所述待写入数据相同；
11.第二驱动模块，与所述第二全局数据线连接，用于响应于写使能信号，根据待写入数据信号生成并传输第二写入信号至所述第二全局数据线，所述第二写入信号的电平状态与所述待写入数据相反；
12.其中，所述校验写入电路的第一驱动模块的驱动能力强于所述数据写入电路的第一驱动模块的驱动能力，且所述校验写入电路的第二驱动模块的驱动能力强于所述数据写入电路的第二驱动模块的驱动能力。
13.在其中一个实施例中，所述第一驱动模块包括：
14.第一上拉晶体管，所述第一上拉晶体管低电平导通，所述第一上拉晶体管的控制端用于接收反相的所述待写入数据信号，所述第一上拉晶体管的第一端与电源电压端连接；
15.第一下拉晶体管，所述第一下拉晶体管高电平导通，所述第一下拉晶体管的控制端用于接收反相的所述待写入数据信号，所述第一下拉晶体管的第一端与接地端连接，所述第一下拉晶体管的第二端与所述第一上拉晶体管的第二端连接；
16.其中，所述校验写入电路中第一上拉晶体管的沟道宽长比大于所述数据写入电路中第一上拉晶体管的沟道宽长比，且所述校验写入电路中第一下拉晶体管的沟道宽长比大于所述数据写入电路中第一下拉晶体管的沟道宽长比。
17.在其中一个实施例中，所述校验写入电路中第一上拉晶体管的阈值电压小于所述数据写入电路中第一上拉晶体管的阈值电压。
18.在其中一个实施例中，所述校验写入电路中第一下拉晶体管的阈值电压小于所述数据写入电路中第一下拉晶体管的阈值电压。
19.在其中一个实施例中，所述数据传输电路被配置有预充电阶段和数据写入阶段，所述第一驱动模块还包括：
20.逻辑运算单元，分别与所述第一上拉晶体管和所述第一下拉晶体管连接，用于在所述数据写入阶段响应于写使能信号，生成反相的所述待写入数据信号；
21.第一非门，与所述逻辑运算单元连接，用于在所述预充电阶段控制所述逻辑运算单元输出低电平信号。
22.在其中一个实施例中，所述逻辑运算单元包括：
23.第一与门，所述第一与门的两个输入端分别用于一一对应接收所述待写入数据信号、所述写使能信号；
24.第一或非门，所述第一或非门的一个输入端与所述第一与门的输出端连接，所述第一或非门的另一个输入端用于接收反相的预充电信号，所述预充电信号用于切换所述数据传输电路至预充电阶段或数据写入阶段，所述第一或非门的输出端与所述第一上拉晶体管的控制端连接。
25.在其中一个实施例中，所述第一或非门的输出端还与所述第一下拉晶体管的控制端连接。
26.在其中一个实施例中，所述逻辑运算单元还包括：
27.第一与非门，所述第一与非门的两个输入端分别用于一一对应接收所述预充电信号、所述写使能信号；
28.第二或非门，所述第二或非门的一个输入端与所述第一与非门的输出端连接，所述第二或非门的另一个输入端用于接收所述待写入数据信号，所述第二或非门的输出端与所述第一下拉晶体管的控制端连接。
29.在其中一个实施例中，所述数据写入电路和所述校验写入电路响应于同一写使能信号，分别向对应的全局数据线组传输数据。
30.在其中一个实施例中，还包括：
31.数据读取电路，用于从数据存储单元连接的全局数据线组获取待读取数据，以对
待读取数据进行读取；
32.校验读取电路，用于从校验存储单元连接的全局数据线组获取校验数据，以对存储的所述校验数据进行读取，存储的所述校验数据与所述待读取数据相对应；
33.其中，所述校验读取电路的驱动能力等于所述数据读取电路的驱动能力。
34.在其中一个实施例中，所述数据读取电路和所述校验读取电路的电路结构均为第二电路，且所述数据读取电路和校验读取电路中对应器件的电性参数相同。
35.在其中一个实施例中，所述第一全局数据线还用于传输第一读取信号，所述第二全局数据线还用于传输第二读取信号，所述第一读取信号的电平状态与所述待读取数据相同，所述第二读取信号的电平状态与所述待读取数据相反，所述第二电路包括：
36.信号处理模块，分别与所述第一全局数据线、所述第二全局数据线连接，用于响应于读使能信号，根据第一读取信号和第二读取信号生成读取驱动信号；
37.读取驱动模块，与所述信号处理模块连接，用于根据所述读取驱动信号输出读取到的所述待读取数据。
38.一种数据处理电路，包括：
39.如上述的数据传输电路；
40.校验生成电路，与所述校验写入电路连接，用于获取所述待存储数据，并根据所述待存储数据生成对应的校验数据，并传输所述校验数据至所述校验写入电路。
41.一种存储器，包括：数据存储单元、校验存储单元和如上述的数据处理电路。
42.上述数据传输电路、数据处理电路和存储器，所述数据传输电路，包括：数据写入电路，用于传输待存储数据至全局数据线组，所述全局数据线组包括第一全局数据线和第二全局数据线，成对设置的所述第一全局数据线和所述第二全局数据线传输互为反相的数据，所述待存储数据通过所述全局数据线组传输至所述数据存储单元进行存储；校验写入电路，用于传输校验数据至校验存储单元连接的全局数据线组，以对所述校验数据进行存储，所述校验数据与所述待存储数据相对应；其中，所述数据写入电路和所述校验写入电路用于同步向对应的全局数据线组传输数据，且所述校验写入电路的驱动能力强于所述数据写入电路的驱动能力。通过设置校验写入电路的驱动能力强于所述数据写入电路的驱动能力，可以使校验数据的传输速度大于待存储数据的传输速度，从而补偿本技术实施例生成校验数据的时间，进而提高存储器的数据写入速度。
附图说明
43.为了更清楚地说明本技术实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
44.图1为一实施例的数据处理电路的结构框图之一；
45.图2为一实施例的第一电路的结构框图之一；
46.图3为一实施例的第一电路的结构框图之二；
47.图4为一实施例的第一电路的结构框图之三；
48.图5为一实施例的第一电路的结构框图之四；
49.图6为一实施例的第一电路的结构框图之五；
50.图7为一实施例的待存储数据和校验数据的写入时序图；
51.图8为一实施例的数据处理电路的结构框图之二；
52.图9为一实施例的第二电路的结构框图之一；
53.图10为一实施例的第二电路的电路图之二。
54.元件标号说明：
55.数据传输电路：10；数据写入电路：100；校验写入电路：200；第一电路：300；第一驱动模块：310；逻辑运算单元：311；第一与门：3111；第一或非门：3112；第一与非门：3113；第二或非门：3114；第一非门：3121；第二驱动模块：320；第二非门：3201；第二与门：3202；第三或非门：3203；第四或非门：3204；第三非门：3301；数据存储单元：400；校验存储单元：500；数据读取电路：600；校验读取电路：700；第二电路：800；信号处理模块：810；读取驱动模块：820；预充电模块：830；校验生成电路：20。
具体实施方式
56.为了便于理解本技术实施例，下面将参照相关附图对本技术实施例进行更全面的描述。附图中给出了本技术实施例的首选实施例。但是，本技术实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术实施例的公开内容更加透彻全面。
57.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术实施例的技术领域的技术人员通常理解的含义相同。本文中在本技术实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
58.可以理解，本技术所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本技术的范围的情况下，可以将第一全局数据线yio称为第二全局数据线yio_n，且类似地，可将第二全局数据线yio_n称为第一全局数据线yio。第一全局数据线yio和第二全局数据线yio_n两者都是全局数据线，但其不是同一全局数据线。
59.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本技术的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本技术的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
60.图1为一实施例的数据处理电路的结构框图之一，参考图1，在本实施例中，数据处理电路包括数据传输电路10和校验生成电路20。
61.校验生成电路20用于接收待存储数据，并根据所述待存储数据生成校验数据。在数据写入阶段生成并保存校验数据用于在数据读取阶段判定是否发生错误，即，通过判断数据存储单元400中读取的数据是否与待存储数据相同，以确定数据的读写过程是否发生错误。其中，校验生成电路20可以用于校验多个存储阵列的数据信息，从而实现校验生成电路20数量的优化，进而提供一种小体积的半导体存储器。可以理解的是，校验生成电路20可
以为具有任一具有校验数据生成功能的电路结构，本实施例不限定校验生成电路20的具体类型，其可以具有奇偶校验功能、纠错校验功能等中的至少一个。
62.存储阵列包括多个数据存储单元400和多个校验存储单元500，存储单元用于存储数据，从而实现半导体存储器的存储功能。其中，数据存储单元400用于存储由外部输入至存储器的待存储数据，校验存储单元500用于存储根据待存储数据生成的校验数据。具体地，存储单元中还包括存储电容和晶体管，晶体管的控制端与字线连接，晶体管的第一端与存储电容连接，晶体管的第二端与位线连接。当字线控制晶体管导通时，存储电容与位线之间导通，从而实现数据信息的读写，即，当进行数据信息的读取时，存储电容将存储的数据信息传输至位线；当进行数据信息的写入时，位线将待写入的数据信息发送至存储电容。
63.数据传输电路10包括数据写入电路100和校验写入电路200。数据传输电路10分别与所述校验生成电路20、所述存储阵列连接，用于传输所述待存储数据至所述数据存储单元400，并传输所述校验数据至所述校验存储单元500。具体地，数据写入电路100用于传输待存储数据至全局数据线组，所述全局数据线组包括第一全局数据线yio和第二全局数据线yio_n，成对设置的所述第一全局数据线yio和所述第二全局数据线yio_n传输互为反相的数据，所述待存储数据通过所述全局数据线组传输至所述数据存储单元400进行存储。校验写入电路200用于传输校验数据至校验存储单元500连接的全局数据线组，以对所述校验数据进行存储，所述校验数据与所述待存储数据相对应。
64.其中，所述数据写入电路100和所述校验写入电路200用于同步向对应的全局数据线组传输数据，需要明确的是，本实施例的同步传输并不局限于两个数据必须在完全相同的时刻写入，同步传输是指具有对应关系的校验数据和待存储数据在同一个数据写入周期内完成传输。示例性地，校验数据和待存储数据的写入过程可以响应于同一使能信号执行，以实现同步传输的功能，例如，所述数据写入电路100和所述校验写入电路200响应于同一写使能信号wren，分别向对应的全局数据线组传输数据，从而一方面可以节省所需要的信号数量，另一方面还可以提高待存储数据和校验数据的写入同步性。在本实施例中，所述校验写入电路200的驱动能力强于所述数据写入电路100的驱动能力，其中，写入电路的驱动能力可以通过写入电流进行表征，因此，本实施例的校验写入电路200的写入电流大于所述数据写入电路100的写入电流。
65.待存储数据经数据写入电路100能够直接写入数据存储单元400，而校验数据需要根据待存储数据生成，因此，校验数据到达校验写入电路200的时间必然晚于待存储数据到达数据写入电路100的时间，相应地，校验数据写入校验存储单元500的时刻也会略晚于对应的待存储数据的写入时刻，从而导致发生数据写入同步性不佳，进而增加写入速度的问题。在本实施例中，通过设置驱动能力较强的校验写入电路200，可以缩短校验写入电路200进行数据写入的时长，从而有效补偿生成校验数据的过程所消耗的时间，进而优化存储的数据写入速度。
66.在其中一个实施例中，所述数据写入电路100和所述校验写入电路200的电路结构均为第一电路300，即可以理解为，数据写入电路100和校验写入电路200电路中各个元件相对应，且连接关系相同。但所述数据写入电路100和校验写入电路200中对应器件的电性参数不完全相同，以使所述校验写入电路200的驱动能力强于所述数据写入电路100的驱动能力。其中，对应器件是指两个电路中位于同一位置且连接关系相同的两个器件，对应器件的
种类可以是但不限于mos管、三极管、二极管等，可以理解的是，本技术实施例的器件不限于单一元件，即，也包括由多个元件连接共同构成的器件。在本实施例中，通过设置电路结构相同的数据写入电路100和校验写入电路200，可以降低半导体存储器的参数优化难度，从而降低掩膜版设计过程以及存储器制造过程的难度，进而提升半导体存储器的制备良率。
67.图2为一实施例的第一电路300的结构框图之一，参考图2，在本实施例中，所述第一电路300包括第一驱动模块310和第二驱动模块320。需要说明的是，本技术实施例各附图中示出的待写入数据信号data，对于数据写入电路100而言是指实际需要保存的待存储数据，对于校验写入电路200而言是指根据待存储数据生成的校验数据。
68.第一驱动模块310与所述第一全局数据线yio连接，用于响应于写使能信号wren，根据待写入数据信号data生成并传输第一写入信号至所述第一全局数据线yio，所述第一写入信号的电平状态与所述待写入数据相同。第二驱动模块320与所述第二全局数据线yio_n连接，用于响应于写使能信号wren，根据待写入数据信号data生成并传输第二写入信号至所述第二全局数据线yio_n，所述第二写入信号的电平状态与所述待写入数据相反。第一全局数据线yio和第二全局数据线yio_n用于传输同一待写入数据，但第一全局数据线yio和第二全局数据线yio_n上的电平状态相反，通过双线的信号传输方式，可以有效提升数据在传输过程中的可靠性，从而写入准确的待写入数据至对应的数据存储单元400，并同步写入准确的校验数据至对应的校验存储单元500。
69.其中，所述校验写入电路200的第一驱动模块310的驱动能力强于所述数据写入电路100的第一驱动模块310的驱动能力，且所述校验写入电路200的第二驱动模块320的驱动能力强于所述数据写入电路100的第二驱动模块320的驱动能力。在本实施例中，校验写入电路200和数据写入电路100的电路结构相同，因此，校验写入电路200的第一驱动模块310和数据写入电路100的第一驱动模块310可以理解为对应的器件，相似地，校验写入电路200的第二驱动模块320和数据写入电路100的第二驱动模块320可以理解为对应的器件。通过本实施例的第一驱动模块310和第二驱动模块320的设置方式，可以使校验写入电路200的第一驱动模块310的数据传输速度快于数据写入电路100的第一驱动模块310的数据传输速度，并使校验写入电路200的第二驱动模块320的数据传输速度快于数据写入电路100的第二驱动模块320的数据传输速度，从而从整体上缩短了校验写入电路200的数据传输时长，从而优化了存储器的写入速度。
70.图3为一实施例的第一电路300的结构框图之二，参考图3，在本实施例中，第一电路300包括晶体管t0，晶体管t0的控制端用于接收预充电信号eq，晶体管t0的第一端与第一全局数据线yio连接，晶体管t0的第二端与第二全局数据线yio_n连接，晶体管t0用于在预充电信号eq的控制下，对第一全局数据线yio和第二全局数据线yio_n进行预充电，从而提高数据写入的速度。所述数据传输电路10被配置有预充电阶段和数据写入阶段，以晶体管t0为pmos管为例进行说明，在预充电阶段，预充电信号eq为低电平，晶体管t0导通，第一全局数据线yio和第二全局数据线yio_n相连通，通过电荷分享使两条数据线上的电压变为相等，从而实现对第一全局数据线yio和第二全局数据线yio_n预充电；在数据写入阶段，预充电信号eq为高电平，晶体管t0关断，第一全局数据线yio和第二全局数据线yio_n相断开，第一全局数据线yio接收第一驱动模块310输出的信号，第二全局数据线yio_n接收第二驱动模块320输出的信号，从而实现待写入数据的传输。
71.其中，所述第一驱动模块310包括第一上拉晶体管t1和第一下拉晶体管t2，第一上拉晶体管t1和第一下拉晶体管t2的导通类型不同，其中一个为高电平导通，另一个为低电平导通。具体地，所述第一上拉晶体管t1低电平导通，所述第一上拉晶体管t1的控制端用于接收反相的所述待写入数据信号data，所述第一上拉晶体管t1的第一端与电源电压端连接。所述第一下拉晶体管t2高电平导通，所述第一下拉晶体管t2的控制端用于接收反相的所述待写入数据信号data，所述第一下拉晶体管t2的第一端与接地端连接，所述第一下拉晶体管t2的第二端与所述第一上拉晶体管t1的第二端连接。具体地，在数据写入阶段，写使能信号wren为高电平，第一驱动模块310能够根据data信号实现数据写入，示例性地，当data信号为高电平时，第一上拉晶体管t1的控制端和第二上拉晶体管t3的控制端接收到的信号均为低电平信号，则第一上拉晶体管t1导通，第一下拉晶体管t2关断，从而将第一写入信号上拉至高电平，以使第一全局数据线yio上的信号与带写入数据信号相同。
72.其中，所述校验写入电路200中第一上拉晶体管t1的沟道宽长比大于所述数据写入电路100中第一上拉晶体管t1的沟道宽长比，且所述校验写入电路200中第一下拉晶体管t2的沟道宽长比大于所述数据写入电路100中第一下拉晶体管t2的沟道宽长比。可以理解的是，晶体管的沟道宽长比越大，其写入电流越大，相应地驱动能力也越强，因此，校验写入电路200的第一上拉晶体管t1的驱动能力强于数据写入电路100的第一上拉晶体管t1的驱动能力，且校验写入电路200的第一下拉晶体管t2的驱动能力强于数据写入电路100的第一下拉晶体管t2的驱动能力，从而提高校验写入电路200的数据传输速度，进而提升半导体存储器的写入速度。
73.在其中一个实施例中，所述校验写入电路200中第一上拉晶体管t1的阈值电压小于所述数据写入电路100中第一上拉晶体管t1的阈值电压。可以理解的是，晶体管的沟道宽长比越大，其写入电流越大，相应地驱动能力也越强，因此，校验写入电路200的第一上拉晶体管t1的驱动能力强于数据写入电路100的第一上拉晶体管t1的驱动能力，校验写入电路200的数据传输速度快于数据写入电路100的数据传输速度，从而提升半导体存储器的写入速度。可选地，可以通过调节掺杂浓度的方式改变晶体管的阈值电压，即，采用不同的掺杂浓度分别形成校验写入电路200的第一上拉晶体管t1和数据写入电路100的第一上拉晶体管t1，以实现不同的阈值电压。
74.在其中一个实施例中，所述校验写入电路200中第一下拉晶体管t2的阈值电压小于所述数据写入电路100中第一下拉晶体管t2的阈值电压。与前述说明相似地，晶体管的沟道宽长比越大，其写入电流越大，相应地驱动能力也越强，因此，校验写入电路200的第一下拉晶体管t2的驱动能力强于数据写入电路100的第一下拉晶体管t2的驱动能力，校验写入电路200的数据传输速度快于数据写入电路100的数据传输速度，从而提升半导体存储器的写入速度。可选地，可以通过调节掺杂浓度的方式改变晶体管的阈值电压，即，采用不同的掺杂浓度分别形成校验写入电路200的第一下拉晶体管t2和数据写入电路100的第一下拉晶体管t2，以实现不同的阈值电压。
75.图4为一实施例的第一电路300的结构框图之三，参考图4，在本实施例中，所述第一驱动模块310还包括逻辑运算单元311和第一非门3121。逻辑运算单元311分别与所述第一上拉晶体管t1和所述第一下拉晶体管t2连接，用于在所述数据写入阶段响应于写使能信号wren，生成反相的所述待写入数据信号data。第一非门3121与所述逻辑运算单元311连
接，用于在所述预充电阶段控制所述逻辑运算单元311输出低电平信号。在本实施例中，预充电信号eq还进一步作用于第一驱动模块310，当预充电信号eq为低电平时，在第一非门3121的作用下，高电平的反相预充电信号eq传输至逻辑运算单元311，从而控制逻辑运算单元311在预充电阶段保持输出的信号的电平状态不变，从而提高电路的稳定性和可靠性。
76.继续参考图4，所述逻辑运算单元311包括第一与门3111和第一或非门3112。所述第一与门3111的两个输入端分别用于一一对应接收所述待写入数据信号data、所述写使能信号wren，在数据写入阶段，写使能信号wren为高电平，因此第一与门3111输出的信号跟随输入端输入的data信号。所述第一或非门3112的一个输入端与所述第一与门3111的输出端连接，所述第一或非门3112的另一个输入端用于接收反相的预充电信号eq，所述预充电信号eq用于切换所述数据传输电路10至预充电阶段或数据写入阶段，所述第一或非门3112的输出端与所述第一上拉晶体管t1的控制端连接。进一步地，所述第一或非门3112的输出端和可以与所述第一下拉晶体管t2的控制端连接，从而基于一路信号同时对第一上拉晶体管t1和第一下拉晶体管t2进行控制，节省信号走线的数量。在预充电阶段，预充电信号eq为低电平，则第一非门3121输出的信号为高电平，若第一或非门3112的一个输入端为高电平，其输出的信号必定为低电平，从而保持第一上拉晶体管t1和第一下拉晶体管t2的控制端接收的第一写入信号不变。在数据写入阶段，预充电信号eq和写使能信号wren均为高电平，从而使第一全局数据线yio上的信号与data信号相对应。
77.图5为一实施例的第一电路300的结构框图之四，参考图5，在本实施例中，所述逻辑运算单元311还包括第一与非门3113和第二或非门3114。所述第一与非门3113的两个输入端分别用于一一对应接收所述预充电信号eq、所述写使能信号wren。所述第二或非门3114的一个输入端与所述第一与非门3113的输出端连接，所述第二或非门3114的另一个输入端用于接收所述待写入数据信号data，所述第二或非门3114的输出端与所述第一下拉晶体管t2的控制端连接。其中，第一上拉晶体管t1受第一或非门3112的控制，控制方法如前一实施例，此处不再进行赘述。在预充电阶段，预充电信号eq为低电平，则第一与非门3113输出的信号为高电平，若第二或非门3114的一个输入端为高电平，其输出的信号必定为低电平，从而保持第一上拉晶体管t1和第一下拉晶体管t2的控制端接收的第一写入信号不变。在数据写入阶段，预充电信号eq和写使能信号wren均为高电平，从而使第一全局数据线yio上的信号与data信号相对应。在本实施例中，通过两个逻辑门分别一一对应控制第一上拉晶体管t1和第一下拉晶体管t2，可以有效提高对第一上拉晶体管t1和第一下拉晶体管t2的控制可靠性。
78.图6为一实施例的第一电路300的结构框图之五，参考图6，在本实施例中，第二驱动电路包括第二上拉晶体管t3和第二下拉晶体管t4。所述第一上拉晶体管t1低电平导通，所述第一上拉晶体管t1的控制端用于接收反相的所述待写入数据信号data，所述第一上拉晶体管t1的第一端与电源电压端连接。所述第一下拉晶体管t2高电平导通，所述第一下拉晶体管t2的控制端用于接收反相的所述待写入数据信号data，所述第一下拉晶体管t2的第一端与接地端连接，所述第一下拉晶体管t2的第二端与所述第一上拉晶体管t1的第二端连接。其中，所述校验写入电路200中第一上拉晶体管t1的沟道宽长比大于所述数据写入电路100中第一上拉晶体管t1的沟道宽长比，且所述校验写入电路200中第一下拉晶体管t2的沟道宽长比大于所述数据写入电路100中第一下拉晶体管t2的沟道宽长比。
79.在一些实施例中，所述校验写入电路200中第一上拉晶体管t1的阈值电压小于所述数据写入电路100中第一上拉晶体管t1的阈值电压。在另一些实施例中，所述校验写入电路200中第一下拉晶体管t2的阈值电压小于所述数据写入电路100中第一下拉晶体管t2的阈值电压。
80.进一步地，第二驱动模块320还包括第二非门3201、第二与门3202、第三或非门3203、和第四或非门3204，第二非门3201的输入端用于连接待写入数据信号data，第二与门3202的两个输入端分别用于一一对应连接第二非门3201的输出端、写使能信号wren，第三或非门3203的两个输入端分别用于一一对应连接第二与门3202的输出端、反相的预充电信号eq，第三或非门3203的输出端与第二上拉晶体管t3的控制端连接，第四或非门3204的两个输入端分别用于一一对应连接第一与非门3113的输出端、反相的待写入数据信号data，第四或非门3204的输出端与第二下拉晶体管t4的控制端连接。图7为一实施例的待存储数据和校验数据的写入时序图，本实施例的数据写入电路100和校验写入电路200均采用图6实施例的第一电路300，参考图7，基于图6实施例的第一电路300，校验数据写入所需的时长tdp小于待存储数据写入所需的时长td，从而改善了半导体存储器的写入速度。
81.图8为一实施例的数据处理电路的结构框图之二，参考图8，在本实施例中，信号处理还包括数据读取电路600和校验读取电路700。数据读取电路600用于从数据存储单元400连接的全局数据线组获取待读取数据data，以对待读取数据data进行读取；校验读取电路700用于从校验存储单元500连接的全局数据线组获取校验数据，以对存储的所述校验数据进行读取，存储的所述校验数据与所述待读取数据data相对应。其中，所述校验读取电路700的驱动能力等于所述数据读取电路600的驱动能力。在数据读取阶段，由于需要完成对待读取数据data的读取操作后，才能基于校验数据对读取到的数据进行校验，因此，使数据读取电路600和校验读取电路700的读取速度相当，也不会对半导体存储器的读取速度造成影响，而在本实施例中，通过采用相同驱动能力的校验读取电路700和数据读取电路600，能够降低读取电路的设计难度和制造难度，从而提高半导体存储器的制造良率。
82.在其中一个实施例中，所述数据读取电路600和所述校验读取电路700的电路结构均为第二电路800，且所述数据读取电路600和校验读取电路700中对应器件的电性参数相同。具体地，图9为一实施例的第二电路800的结构框图之一，参考图9，在本实施例中，所述第一全局数据线yio还用于传输第一读取信号，所述第二全局数据线yio_n还用于传输第二读取信号，所述第一读取信号的电平状态与所述待读取数据data相同，所述第二读取信号的电平状态与所述待读取数据data相反，所述第二电路800包括信号处理模块810和读取驱动模块820。信号处理模块810分别与所述第一全局数据线yio、所述第二全局数据线yio_n连接，用于响应于读使能信号yio_en，根据第一读取信号和第二读取信号生成读取驱动信号。读取驱动模块820与所述信号处理模块810连接，用于根据所述读取驱动信号输出读取到的所述待读取数据data。
83.图10为一实施例的第二电路800的电路图之二，参考图10，在本实施例中，信号处理模块810包括晶体管t5至晶体管t11。其中，晶体管t5的第一端与第一全局数据线yio连接，晶体管t6的第一端与第二全局数据线yio_n连接，且晶体管t5的控制端和晶体管t6的控制端均接收列选通信号yio_sel，当列选通信号yio_sel为低电平时，晶体管t5和晶体管t6导通，从而分别将第一全局数据线yio和第二全局数据线yio_n上的信号同步传输至对应的
信号接收节点a和信号接收节点b。晶体管t11的控制端用于接收读使能信号yio_en，以控制数据传输电路10处于数据读取阶段。
84.晶体管t7至晶体管t10共同构成一个正反馈电路，从而提高对接收信号的响应速度，实现信号的快速升高或降低进而改善信号的读取速度，具体地，晶体管t7的控制端和晶体管t9的控制端分别与晶体管t6的控制端连接，晶体管t8的控制端和晶体管t10的控制端分别与晶体管t5的控制端连接，晶体管t7的第一端和晶体管t8的第一端分别与电源端连接，晶体管t7的第二端与晶体管t9的第一端连接，晶体管t8的第二端与晶体管t10的第一端连接，晶体管t9的第二端和晶体管t10的第二端分别连接至晶体管t11的第一端。可以理解的是，图10实施例中的正反馈电路仅用于示例性说明，而不用于限定本技术的保护范围，其他具有相同作用的正反馈电路也属于本技术的保护范围。
85.读取驱动模块820与晶体管t7和晶体管t9之间的节点连接，从而输出与待读取数据data相对应的信号。读取驱动模块820包括第三上拉晶体管t12和第三下拉晶体管t13，第三上拉晶体管t12的控制端和第三下拉晶体管t13的控制端分别与晶体管t7和晶体管t9之间的节点连接，第三上拉晶体管t12的第一端与电源端连接，第三上拉晶体管t12的第二端与第三下拉晶体管t13的第一端连接，第三下拉晶体管t13的第二端经晶体管t16接地。
86.继续参考图10，在其中一个实施例中，数据传输电路10还包括预充电模块830，预充电模块830用于在数据读取前，对晶体管t5连接的信号接收节点a以及晶体管t6连接的信号接收节点b进行预充电。其中，晶体管t19的第一端与电源端连接，晶体管t19的第二端与信号接收节点a连接，晶体管t20的第一端与电源端连接，晶体管t20的第二端与信号接收节点b连接，晶体管t21的第一端与信号接收节点a连接，晶体管t21的第二端与信号接收节点b连接，上述三个晶体管的控制端同时接收预充电信号eq，从而实现对两个接收节点的快速预充电。
87.进一步地，数据传电路还包括复位模块，复位模块具体包括晶体管t14至t18，晶体管t14的控制端和晶体管t15的控制端分别与信号接收节点b连接，晶体管t14的第一端与电源端连接，晶体管t14的第二端与晶体管t15的第一端连接，晶体管t15的第二端经晶体管t17接地，晶体管t17的控制端和晶体管t18的控制端用于接收复位信号rst，晶体管t18的第一端与电源端连接，晶体管t18的第二端与晶体管t14的第二端连接。
88.本技术实施例还提供了一种如图1所示的数据处理电路，数据处理电路包括如上述的数据传输电路10和校验生成电路20，校验生成电路20与所述校验写入电路200连接，用于获取所述待写入数据，并根据所述待写入数据生成对应的校验数据，并传输所述校验数据至所述校验写入电路200。可以理解的是，本实施例的数据传输电路10可参考前述实施例，此处不再进行赘述，基于前述数据传输电路10，本技术提供了一种处理速度和传输速度较快的数据处理电路。
89.本技术实施例还提供了一种存储器，包括数据存储单元400、校验存储单元500和如上述的数据处理电路。可以理解的是，本实施例的数据处理电路可参考前述实施例，此处不再进行赘述，基于前述数据处理电路，本技术提供了一种数据写入速度较快的半导体存储器。
90.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存
在矛盾，都应当认为是本说明书记载的范围。
91.以上所述实施例仅表达了本技术实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术实施例构思的前提下，还可以做出若干变形和改进，这些都属于本技术实施例的保护范围。因此，本技术实施例专利的保护范围应以所附权利要求为准。