扇入型封装结构及其制备方法与流程

1.本发明涉及半导体封装技术领域，具体而言，涉及一种扇入型封装结构及其制备方法。


背景技术：

2.随着半导体行业的快速发展，晶圆级封装分为扇出型(fan-out)和扇入型(fan-in)，扇出型封装是将晶圆圆片切割为单颗晶粒，再次贴装晶粒塑封后，针对晶粒进行重新布线，从而获得更多的布线面积，从而增加更多的i/o垫其密度随而增加。然而扇出型封装在激光开孔以及贴装芯片需要更高的要求(例如：设备精准度以及包封体平整度)以及需要更多的模制化合物以及填充物，塑封翘曲问题一直困扰产品良率。
3.扇入型封装是将整片晶圆进行塑封后，针对晶圆上的晶粒单个进行布线，常规技术中每一晶粒的i/o垫限于相应晶粒的表面正上方的区域。在晶粒的有限区域的情况下，i/o垫的数目因为i/o垫的间距的限制而受到限制，这又限制了可以在晶粒的表面上封装的i/o端锡球的数目，布线集成度较低，布线面积较小，影响产品性能。此外，现有的扇入型封装，通常采用的是单芯片结构，或者多个芯片平铺式结构，难以实现芯片堆叠，芯片集成度较低，导致当需要多芯片封装时，封装体积较大，不利于实现封装产品的小型化。


技术实现要素：

4.本发明的目的包括，例如，提供了一种扇入型封装结构及其制备方法，其能够大幅提升封装的i/o端锡球的数目，从而使得布线集成度较高，布线面积较大，提升了产品性能。同时能够实现芯片堆叠，提升产品集成度。
5.本发明的实施例可以这样实现：
6.在一方面，本发明提供了一种扇入型封装结构，包括：
7.基底芯片；
8.设置在所述基底芯片一侧的结构载板，所述结构载板上设置有容置凹槽；
9.贴装在所述容置凹槽中的堆叠芯片；
10.设置在所述结构载板远离所述基底芯片一侧的布线介质层；
11.设置在所述布线介质层中的连接布线层和拓展布线层；
12.设置在所述布线介质层远离所述基底芯片一侧的介质组合层；
13.以及，设置在所述介质组合层上的锡球；
14.其中，所述连接布线层同时与所述基底芯片和所述堆叠芯片电连接，且所述堆叠芯片和所述基底芯片对应设置，所述连接布线层和所述堆叠芯片对应设置，所述拓展布线层与所述基底芯片错位设置。
15.进一步地，所述介质组合层包括金属层和包覆介质层，所述布线介质层设置在所述结构载板上，所述连接布线层和所述拓展布线层均设置在所述布线介质层中，且所述连接布线层部分贯穿所述布线介质层，所述连接布线层和所述拓展布线层均至少部分外露于
所述布线介质层，所述包覆介质层设置在所述布线介质层上，所述金属层贯穿设置在所述包覆介质层上，并与所述连接布线层和所述拓展布线层连接，所述锡球设置在所述金属层上，并通过所述金属层与所述连接布线层或所述拓展布线层电连接。
16.进一步地，所述基底芯片的正面还设置有第一焊盘，所述结构载板上还设置有导电柱，所述导电柱贯穿所述结构载板并延伸至所述第一焊盘，所述导电柱的一端与所述连接布线层连接，另一端与所述第一焊盘连接，以使所述连接布线层通过所述导电柱与所述连接布线层电连接。
17.进一步地，所述扇入性封装结构还包括包封体，所述包封体包覆在所述基底芯片远离所述结构载板的一侧。
18.进一步地，所述基底芯片周围还包覆有缓冲层，所述包封体包覆在所述缓冲层外，以使所述缓冲层填充在所述结构载板和所述包封体之间。
19.进一步地，所述结构载板与所述基底芯片之间还设置有粘接胶膜层。
20.进一步地，所述容置凹槽贯穿所述结构载板，且所述容置凹槽的侧壁和所述堆叠芯片之间还填充形成有缓冲胶层。
21.进一步地，所述基底芯片为多个，多个所述基底芯片间隔设置在所述结构载板的一侧，所述结构载板上设置有多个容置凹槽，每个所述容置凹槽中贴装有所述堆叠芯片，多个所述堆叠芯片与多个所述基底芯片一一对应设置。
22.在另一方面，本发明提供了一种扇入型封装结构的制备方法，用于制备前述的扇入型封装结构，该制备方法包括：
23.提供一带有晶粒的晶圆片；
24.在所述晶圆片的另一侧表面贴装结构载板；
25.在所述结构载板上开槽形成容置凹槽；
26.在所述容置凹槽中贴装堆叠芯片；
27.在所述结构载板上形成布线介质层；
28.沿预设的切割道切割所述晶圆片，以形成基底芯片；
29.在所述布线介质层中形成连接布线层和拓展布线层；
30.在所述布线介质层上形成介质组合层；
31.在所述介质组合层上形成锡球；
32.其中，所述连接布线层同时与所述基底芯片和所述堆叠芯片电连接，且所述堆叠芯片和所述基底芯片对应设置，所述连接布线层和所述堆叠芯片对应设置，所述拓展布线层与所述基底芯片错位设置。
33.进一步地，沿预设的切割道切割所述晶圆片的步骤之后，所述制备方法还包括：
34.在所述基底芯片周围填充胶体，以形成缓冲层；
35.在所述基底芯片远离所述结构载板的一侧形成包封体。
36.进一步地，在所述结构载板上形成布线介质层的步骤之前，所述制备方法还包括：
37.在所述结构载板上开槽形成导电孔；
38.在所述导电孔内电镀导电材料，以形成导电柱。
39.进一步地，所述晶圆片的切割道的宽度小于所述结构载板的切割道的宽度。
40.本发明实施例的有益效果包括，例如：
41.本发明实施例提供的扇入型封装结构的制备方法，其通过在基底芯片一侧设置结构载板，在结构载板上开槽形成容置凹槽，再将堆叠芯片贴装在该容置凹槽中，然后在结构载板远离基底芯片一侧制备布线介质层，并在布线介质层中布置连接布线层和拓展布线层，然后完成介质组合层和锡球的制备，实现扇入型封装，其中连接布线层同时与基底芯片和堆叠芯片电连接，堆叠芯片和基底芯片对应设置，连接布线层和堆叠芯片对应设置，拓展布线层与基底芯片错位设置，从而使得拓展布线层的布线范围超出基底芯片和堆叠芯片的上部空间，大幅提升了布线面积。相较于现有技术，本发明通过容置凹槽贴装堆叠芯片的方式完成了芯片的堆叠封装，提升了芯片封装的集成度，并且容置凹槽的设置也降低了封装高度，有利于芯片的小型化。此外，通过在结构载板上方布置连接布线层和拓展布线层，拓展布线层可以的增加线路层的集成度，能够大幅提升封装的i/o端锡球的数目，提升布线密集度以及布线面积，提升了产品性能。
附图说明
42.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
43.图1为本发明实施例提供的扇入型封装结构的示意图；
44.图2为本发明实施例提供的扇入型封装结构在另一实施例中的示意图；
45.图3至图13为本发明实施例提供的扇入型封装结构的制备方法的工艺流程图。
46.图标：100-扇入型封装结构；110-基底芯片；111-第一焊盘；113-粘接胶膜层；115-晶圆片；120-结构载板；121-容置凹槽；123-导电柱；125-缓冲胶层；130-堆叠芯片；131-第二焊盘；140-布线介质层；150-连接布线层；160-拓展布线层；170-介质组合层；171-金属层；173-包覆介质层；175-锡球；180-基底载板；190-包封体；191-缓冲层。
具体实施方式
47.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
48.因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
49.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
50.在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元
件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
51.此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
52.正如背景技术中所公开的，采用传统扇出型封装在激光开孔以及贴装芯片需要更高的要求(例如：设备精准度以及包封体平整度)以及需要更多的模制化合物以及填充物，塑封翘曲问题一直困扰产品良率。
53.此外，采用传统的扇入型封装，是将整片晶圆进行塑封后，针对晶圆上的晶粒单个进行布线，其中每一晶粒的i/o垫限于相应晶粒的表面正上方的区域。在晶粒的有限区域的情况下，i/o垫的数目因为i/o垫的间距的限制而受到限制，这又限制了可以在晶粒的表面上封装的i/o端锡球的数目，布线集成度较低，布线面积较小，影响产品性能。
54.最后，现有的扇入型封装结构，无法完成芯片堆叠，芯片集成度较低，导致当需要多芯片封装时，封装体积较大，不利于实现封装产品的小型化。
55.为了解决上述问题，本发明提供了一种新型的扇入型封装结构及其制备方法，需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
56.具体实施例
57.本实施例提供了一种扇入型封装结构100，其能够大幅提升封装的i/o端锡球的数目，从而使得布线集成度较高，布线面积较大，提升了产品性能。同时能够实现芯片堆叠，提升产品集成度。
58.请参考图1，本实施例提供了一种扇入型封装结构100，包括基底芯片110、结构载板120、堆叠芯片130、布线介质层140、连接布线层150、拓展布线层160、介质组合层170和锡球175，结构载板120设置在基底芯片110一侧，且结构载板120上设置有容置凹槽121，堆叠芯片130贴装在容置凹槽121中，布线介质层140设置在结构载板120远离基底芯片110一侧，连接布线层150和拓展布线层160设置在布线介质层140中，介质组合层170设置在布线介质层140远离基底芯片110一侧，锡球175设置在介质组合层170上，其中，连接布线层150同时与基底芯片110和堆叠芯片130电连接，且堆叠芯片130和基底芯片110对应设置，连接布线层150和堆叠芯片130对应设置，拓展布线层160与基底芯片110错位设置。
59.在本实施例中，连接布线层150的宽度小于或等于基底芯片110的宽度，拓展布线层160可以延伸至布线介质层140的两侧边缘，使得其宽度大于基底芯片110的宽度，能够实现与基底芯片110之间的错位设置，使得拓展布线层160的布线范围超出基底芯片110和堆叠芯片130的上部空间，大幅提升了布线面积。本实施例通过容置凹槽121贴装堆叠芯片130的方式完成了芯片的堆叠封装，提升了芯片封装的集成度，并且容置凹槽121的设置也降低了封装高度，有利于芯片的小型化。此外，通过在结构载板120上方布置连接布线层150和拓展布线层160，拓展布线层160可以的增加线路层的集成度，能够大幅提升封装的i/o端锡球的数目，提升布线密集度以及布线面积，提升了产品性能。
60.需要说明的是，本实施例中连接布线层150和拓展布线层160可以一并形成，并采用铜层结构，具备良好的导电性能。
61.在本实施例中，介质组合层170包括金属层171和包覆介质层173，布线介质层140设置在结构载板120上，连接布线层150和拓展布线层160均设置在布线介质层140中，且连接布线层150部分贯穿布线介质层140，连接布线层150和拓展布线层160均至少部分外露于
布线介质层140，包覆介质层173设置在布线介质层140上，金属层171贯穿设置在包覆介质层173上，并与连接布线层150和拓展布线层160连接，锡球175设置在金属层171上，并通过金属层171与连接布线层150或拓展布线层160电连接。具体地，金属层171可以是多个相互间隔的铜柱结构，从而实现分别与连接布线层150和拓展布线层160连接，每个铜柱结构上均设置有锡球175，由于连接布线层150和拓展布线层160上均连接有金属层171，而金属层171上设置有锡球175，故此处通过连接布线层150和拓展布线层160增大布线面积的设计，能够使得锡球175数量也得以提升，从而能够大幅提升封装的i/o端锡球的数目。
62.需要说明的是，本实施例中基底芯片110可以由晶圆片115切割后形成，具体地，采用晶圆贴装的方式在晶圆片115的一侧贴装结构载板120，然后利用激光切割或机械切割的方式从晶圆上切割道的位置分离晶圆片115，从而形成了基底芯片110，该切割过程与常规的扇入型结构一致。
63.在本实施例中，基底芯片110的正面还设置有第一焊盘111，结构载板120上还设置有导电柱123，导电柱123贯穿结构载板120并延伸至第一焊盘111，导电柱123的一端与连接布线层150连接，另一端与第一焊盘111连接，以使连接布线层150通过导电柱123与连接布线层150电连接。具体地，导电柱123可以是电镀铜层，具体地，可以在结构载板120上激光开槽贯通至第一焊盘111，形成导电孔，然后在导电孔内电镀导电材料，形成了导电柱123。
64.进一步地，扇入性封装结构还包括包封体190，包封体190包覆在基底芯片110远离结构载板120的一侧。具体地，包封体190包覆在基底芯片110上，能够起到良好的保护作用。
65.在本实施例中，基底芯片110周围还包覆有缓冲层191，包封体190包覆在缓冲层191外，以使缓冲层191填充在结构载板120和包封体190之间。具体地，缓冲层191设置在包封体190与结构载板120之间，并包覆在基底芯片110的周围，在实际制备时，可以先形成缓冲层191，然后再在缓冲层191上形成包封体190。其中，缓冲层191的材料的热膨胀系数小于基底芯片110的热膨胀系数，同时也小于包封体190的热膨胀系数，通过设置缓冲层191，在封装产品受力时缓冲层191能够优先变形，吸收应力，能够起到缓冲作用，从而解决包封体190翘曲带来的翘曲问题。
66.在发明其他较佳的实施例中，包封体190也可以是背胶膜层，其同样能够起到保护芯片的作用。
67.在本实施例中，结构载板120与基底芯片110之间还设置有粘接胶膜层113。具体地，在晶圆片115上贴装结构载板120时，可以先涂覆一层粘接胶膜层113，然后再粘贴结构载板120，通过设置粘接胶膜层113能够使得结构载板120固定粘接在晶圆片115上，一方面能够方便后续切割晶圆片115形成基底芯片110，另一方面也增强了整体的结构强度，同时，在后续的切割晶圆片115和开槽形成容置凹槽121的制程中，粘接胶膜层113也可以作为停止层，避免切割时对结构载板120造成损坏，也避免了开槽时对基底芯片110造成破坏。并且，此处导电柱123需穿过粘接胶膜层113到达第一焊盘111。
68.在本实施例中，容置凹槽121贯穿结构载板120，且容置凹槽121的侧壁和堆叠芯片130之间还填充形成有缓冲胶层125。具体地，堆叠芯片130上设置有第二焊盘131，第二焊盘131与连接布线层150连接，从而实现电连接，通过设置缓冲胶层125，能够起到良好的缓冲作用，有效地保护堆叠芯片130。
69.在本实施例中，结构载板120位于封装结构的中部位置，能够起到良好的限位支撑
作用，并平衡两端的结构应力，使得整个封装结构强度更好，同时在制程中能够起到防止两端出现翘曲的现象，保证了结构的稳定性。
70.参见图2，在本发明其他较佳的实施例中，基底芯片110可以为多个，多个基底芯片110间隔设置在结构载板120的一侧，结构载板120上设置有多个容置凹槽121，每个容置凹槽121中贴装有堆叠芯片130，多个堆叠芯片130与多个基底芯片110一一对应设置。
71.本实施例还提供了一种扇入型封装结构100的制备方法，用于制备前述的扇入型封装结构100，该制备方法包括以下步骤：
72.s1：提供一带有晶粒的晶圆片115。
73.具体地，结合参见图3，取一晶圆片115，其上预先制备完成芯片线路布置，形成多个晶粒，相邻晶粒之间相隔预设距离。其中晶圆片115的正面的多个晶粒上设置有第一焊盘111，第一焊盘111也预先制备。
74.需要说明的是，本实施例中晶圆片的厚度在600-800微米之间，可以在此处不经过研磨，以保证其结构强度。
75.s2：在晶圆片115的一侧表面贴装结构载板120。
76.具体地，结合参见图4，在晶圆片115正面贴装结构载板120，贴装时首先涂覆一层粘接胶膜层113，然后再贴装结构载板120，粘接胶膜层113起到粘接作用。其中结构载板120也可以采用玻璃、氧化硅、金属等材料，同时粘接胶膜层113为热固性材料，例如高分子环氧树脂聚合物或者酚醛、服醛、三聚氰胺甲醛、环氧、不饱和聚酯、有机硅等。
77.s3:在结构载板120上开槽形成容置凹槽121。
78.具体地，结合参见图5，在完成结构载板120的贴装后，可以利用蚀刻方式或激光开槽的方式，在结构载板120上进行开槽动作，从而形成容置凹槽121，其中容置凹槽121的尺寸需要大于堆叠芯片130的尺寸。
79.需要说明的是，此处在蚀刻或激光开槽过程中，粘接胶膜层113能够起到停止层的作用，即作为蚀刻停止层或激光开槽停止层，能够避免蚀刻液或者激光破坏到下侧的基底芯片110，保证了基底芯片110的安全。
80.s4：在容置凹槽121中贴装堆叠芯片130。
81.具体地，结合参见图6，在形成容置凹槽121后，可以完成堆叠芯片130的贴装动作，其中堆叠芯片130的底部利用胶层或银浆固定在容置凹槽121内，固化后再次在容置凹槽121内填充胶体，使得胶体包覆堆叠芯片130的侧壁及四周，形成缓冲胶层125，起到保护堆叠芯片130的作用。
82.结合参见图7，在堆叠芯片130完成贴装后，还需要在结构载板120上开槽形成导电孔，然后在导电孔内电镀导电材料，以形成导电柱123。具体地，可以利用激光开槽方式将结构载板120和粘接胶膜层113烧灼形成导电孔，露出基底芯片110表面的第一焊盘111，然后再次采用电镀方式，在导电孔内电镀形成铜层，形成导电柱123，使得基底芯片110的线路层引出。
83.s5：在结构载板120上形成布线介质层140。
84.具体地，结合参见图8，在完成导电柱123的制备后，可以利用涂布机以旋转涂布等方式将液体介质层材料，例如聚酰亚胺polyimide，均匀涂布在结构载板120上再经由热盘(hot plate)进行软烤(soft bake)定型成膜，最后使用烤箱(oven)加热将介质材料加速固
化至完全熟化的稳定状态，形成布线介质层140，此处介质材料也可以为氮化硅或者氮化矽等材料。
85.s6：沿预设的切割道切割晶圆片115，以形成基底芯片110。
86.具体地，结合参见图9，利用切割方式(激光切割或者机械切割)从晶圆片115背面的切割道位置切割分离晶圆片115，从而形成基底芯片110。其中晶圆片115背面的切割道位置可以根据晶圆表面切割道位置图谱切割，在晶圆片115来料前先进行扫描晶圆切割位置以及切割道位置，形成图谱上传至服务器，在进行晶圆背面切割时，从服务器下在切割图谱位置，便于背面切割。从而避免传统技术中背面无切割道，带来的切割偏移问题。
87.结合参见图10，在形成相互分立的基底芯片110后，可以在基底芯片110周围填充胶体，以形成缓冲层191，然后在基底芯片110远离结构载板120的一侧形成包封体190。具体地，可以利用印刷方式或点胶方式，在其切割道的位置填充胶体，其胶体固化后即形成了缓冲层191，缓冲层191包覆基底芯片110的四周，从而起到保护作用。并且缓冲层191的材料热膨胀系数小于基底芯片110和后续包封体190的材料热膨胀系数，受力时优先变形，吸收应力，解决塑封时包封体190翘曲带来的应力问题。
88.需要说明的是，在切割晶圆片115的过程中，粘接胶膜层113同样能够起到停止层的作用，即作为切割停止层，避免切刀继续切割至结构载板120，保证了结构载板120的结构完整性，使得后续制程能够顺利进行。
89.s7：在布线介质层140中形成连接布线层150和拓展布线层160。
90.结合参见图11，在完成背面制程后，翻转该结构载板120，从而使得布线介质层140朝上，然后在布线介质层140上进行图案化开槽，例如曝光显影形成图案化开口，开口槽内电镀金属层，其材料可以是铜层，以形成连接布线层150和拓展布线层160。其中铜层也可以通过物理气相沉积工艺(pvd)、化学气相沉积工艺(cvd)、溅射或化学镀中的一种制备得到。
91.在本实施例中，连接布线层150同时与基底芯片110和堆叠芯片130电连接，且堆叠芯片130和基底芯片110对应设置，连接布线层150和堆叠芯片130对应设置，拓展布线层160与基底芯片110错位设置。具体地，在形成连接布线层150时，图案化开口将导电柱123和堆叠芯片130的第二焊盘131暴露在外，从而使得连接布线层150通过导电柱123与基底芯片110电连接，并直接与堆叠芯片130电连接。
92.s8：在布线介质层140上形成介质组合层170。
93.具体地，结合参见图12，首先在布线介质层140上形成包覆介质层173，然后在包覆介质层173上贯穿设置金属层171。在形成连接布线层150和拓展布线层160后，可以再次旋转涂覆介质材料，固化后形成包覆介质层173，然后再在包覆介质层173上进行激光开槽/孔，再利用电镀工艺，在开口槽内电镀金属层，例如电镀铜层，形成了金属层171，金属层171外露于包覆介质层173，并向下与连接布线层150和拓展布线层160连接。
94.s9：在介质组合层170上形成锡球175。
95.具体地，结合参见图13，通过钢网印刷方式或者植球方式，在金属层171上进行植球工艺，形成锡球175，其锡球175材料可以为snag、snagcu等。最后再次进行切割工艺，切割结构载板120，形成最终产品。
96.需要说明的是，此处进行切割时，结构载板120的切割道的宽度w2小于晶圆片115切割时的切割道宽度w1，从而使得形成基底芯片110时的切割道更大，进而使得拓展布线层
160能够实现与基底芯片110之间的错位设置，实现了在结构载板120上重新布线，提升布线面积和布线密集度的提升。例如，晶圆片115的切割道宽度w1为80μm，而结构载板120的切割道宽度w2为10um，使得最终产品的宽度大于基底芯片110的宽度。
97.还需要说明的是，本实施例中拓展布线层160利用了切割道的距离差，即拓展布线层160至少部分位于基底芯片110的切割道区域，从而拓展了其布线面积。同时，拓展布线层160至少部分位于传统的切割道区域，使得本实施例中的切割道区域相对传统工艺缩窄，从而腾挪出更多空间供拓展布线层160进行布线，也进一步提升了产品的布线面积。
98.当单一产品中基底芯片110和堆叠芯片130均为多个是，基底芯片110的数量与堆叠芯片130的数量相对应，堆叠芯片130针对基底芯片110进行版本升级，当基底芯片110在流片测试时，若发现存在问题，可以直接叠加堆叠芯片130进行基底芯片110的升级，此处结构载板120与基底载板180尺寸大小一致(尺寸可以为6寸/8寸/12寸/24寸等)。例如，基底芯片110尺寸：5x5mm，堆叠芯片130尺寸：2x2mm，重新切割后的产品尺寸：7x7mm。
99.综上所述，本实施例提供的扇入型封装结构100的制备方法，其通过在基底芯片110一侧设置结构载板120，在结构载板120上开槽形成容置凹槽121，再将堆叠芯片130贴装在该容置凹槽121中，然后在结构载板120远离基底芯片110一侧制备布线介质层140，并在布线介质层140中布置连接布线层150和拓展布线层160，然后完成介质组合层170和锡球175的制备，实现扇入型封装，其中连接布线层150同时与基底芯片110和堆叠芯片130电连接，堆叠芯片130和基底芯片110对应设置，连接布线层150和堆叠芯片130对应设置，拓展布线层160与基底芯片110错位设置，从而使得拓展布线层160的布线范围超出基底芯片110和堆叠芯片130的上部空间，大幅提升了布线面积。相较于现有技术，本实施例通过容置凹槽121贴装堆叠芯片130的方式完成了芯片的堆叠封装，提升了芯片封装的集成度，并且容置凹槽121的设置也降低了封装高度，有利于芯片的小型化。此外，通过在结构载板120上方布置连接布线层150和拓展布线层160，拓展布线层160可以的增加线路层的集成度，能够大幅提升封装的i/o端锡球的数目，提升布线密集度以及布线面积，提升了产品性能。
100.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。