基于时钟相位调整的同步电路的制作方法

1.本发明属于集成电路技术领域，具体涉及到一种基于时钟相位调整的同步电路。


背景技术：

2.多芯片同步技术广泛应用于通信、雷达、分布式数据采集等需要确定时间关系的系统中，用于多个芯片或子系统之间的时间协同；系统级的同步一般是采用高精度的时钟源或者同源脉冲信号作为参考信号sysref，参考信号分发到各个子系统时有确定的延时，在各子系统内部用参考信号sysref同步本地时钟，从而将所有的子系统同步到同一个参考信号sysref。
3.在现有的技术中，将本地时钟同步到参考信号sysref的方法主要是使用参考信号sysref强制将时钟信号相位清零来实现，这种方法的优点是实现电路简单，只需要模拟电路设计出相位清零电路即可实现，缺点是这种方案对参考信号sysref要求较高，sysref的偏移(skew)和抖动(jitter)会造成时钟边沿的丢失。


技术实现要素：

4.本发明提供一种基于时钟相位调整的同步电路，以解决现有的同步方法中对参考信号要求高，易造成造成时钟边沿丢失的问题。
5.基于上述目的，本发明实施例提供了一种基于时钟相位调整的同步电路，包括：时钟分频电路，用于对输入的系统时钟产生分频时钟信号；相位检测电路，与所述时钟分频电路连接，用于根据输入的同步参考信号和所述分频时钟信号获取相位偏移值；相位调整电路，与所述时钟分频电路和所述相位检测电路连接，用于根据所述相位偏移值调整输入的所述分频时钟信号的相位，得到相位调整后的所述分频时钟信号；同步器电路，与所述相位调整电路连接，用于根据相位调整后的所述分频时钟信号和所述同步参考信号获取本地同步参考信号。
6.可选的，所述时钟分频电路对所述系统时钟进行分频处理，获取需要的n分频时钟信号，n＝2n，n为整数。
7.可选的，所述时钟分频电路对所述系统时钟进行分频处理，获取n 1个分频时钟信号，其中第i个分频时钟信号为2
i-1
分频时钟信号，i＝1，2，
…
，n 1。
8.可选的，所述相位检测电路检测所述同步参考信号与所述分频时钟信号的相位关系，并根据所述相位关系获取n比特位的相位偏移值。
9.可选的，所述相位检测电路以半个系统时钟为单位，多次采集获取相位偏移值，并对多次采集结果进行算术平均，得到最终的所述相位偏移值。
10.可选的，所述相位调整电路将输入的所述时钟分频信号的相位偏移所述相位偏移值，得到与所述同步参考信号同步的相位调整后的所述分频时钟信号。
11.可选的，所述相位调整电路根据所述相位偏移值以所述系统时钟的半周期为步进，在0至2
n-1个半周期的2n个相位之间切换，得到与所述同步参考信号同步的相位调整后
的所述分频时钟信号。
12.可选的，所述同步器电路根据相位调整后的所述分频时钟信号对所述同步参考信号进行采样，得到所述本地同步参考信号。
13.可选的，所述同步器电路还根据调整后的所述分频时钟信号和所述同步参考信号之间的相位关系判断是否发生相位偏移，并根据相位偏移情况向所述相位调整电路返回一组控制字。
14.可选的，所述相位调整电路根据所述控制字、所述相位偏移值进一步调整所述分频时钟信号的相位，以对相位重新进行同步。
15.本发明的有益效果是，从上述叙述可以看出，本发明实施例提供的一种基于时钟相位调整的同步电路包括：时钟分频电路，用于对输入的系统时钟产生分频时钟信号；相位检测电路，与所述时钟分频电路连接，用于根据输入的同步参考信号和所述分频时钟信号获取相位偏移值；相位调整电路，与所述时钟分频电路和所述相位检测电路连接，用于根据所述相位偏移值调整输入的所述分频时钟信号的相位，得到相位调整后的所述分频时钟信号；同步器电路，与所述相位调整电路连接，用于根据相位调整后的所述分频时钟信号和所述同步参考信号获取本地同步参考信号，提供了一种基于时钟相位调整的多芯片同步方法，可以应用于将本地时钟同步到参考信号，根据参考信号和分频时钟的相位关系实时快速调整时钟相位，并且在调整过程中不丢失时钟的采样边沿，可应用于对采样精度要求较高的集成电路中。
附图说明
16.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1为本发明实施例中基于时钟相位调整的同步电路的结构示意图；
18.图2为本发明实施例中另一基于时钟相位调整的同步电路的结构示意图；
19.图3为本发明实施例中4分频时钟信号与同步参考信号相位示意图；
20.图4为本发明实施例中的相位调整后的所述分频时钟信号示意图；
21.图5为本发明实施例中同步前同步参考信号与本地同步参考信号相位关系示意图；
22.图6为本发明实施例中同步后同步参考信号与本地同步参考信号相位关系示意图。
具体实施方式
23.为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
24.需要说明的是，除非另外定义，本发明实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的
组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
25.本发明实施例提供了一种基于时钟相位调整的同步电路，如图1所示，同步电路包括：时钟分频电路10、相位检测电路11、相位调整电路12以及同步器电路13。时钟分频电路10用于对输入的系统时钟产生分频时钟信号；相位检测电路11与所述时钟分频电路10连接，用于根据输入的同步参考信号和所述分频时钟信号获取相位偏移值；相位调整电路12与所述时钟分频电路10和所述相位检测电路11连接，用于根据所述相位偏移值调整输入的所述分频时钟信号的相位，得到相位调整后的所述分频时钟信号；同步器电路13与所述相位调整电路12连接，用于根据相位调整后的所述分频时钟信号和所述同步参考信号获取本地同步参考信号，不丢失时钟的采样边沿，提高了采样的准确度与精确度，可应用于对采样精度要求较高的集成电路中。
26.具体如图2所示，时钟分频电路10对所述系统时钟system_clk进行分频处理，获取需要的n分频时钟信号clk_div1，clk_div2，
…
，clk_divn，n＝2n，n为整数，对应的共获取n 1个分频时钟信号，其中第i个分频时钟信号为2
i-1
分频时钟信号，i＝1，2，
…
，n 1。以4分频时钟信号为例，时钟分频电路10输出的分频时钟信号有1分频时钟信号clk_div1、2分频时钟信号clk_div2与4分频时钟信号clk_div4共3个分频时钟，三者之间的相位关系如图3所示。其中1分频时钟clk_div1与系统时钟system_clk相同。
27.相位检测电路11检测所述同步参考信号sysref与所述分频时钟信号clk_div1，clk_div2，
…
，clk_divn的相位关系，并根据所述相位关系获取n比特位(bit)的相位偏移值m。n为分频时钟的个数。相位偏移值m表征了同步参考信号sysref和分频时钟之间的相位差值。以4分频时钟为例，时钟分频电路10产生了clk_div1，clk_div2，clk_div4三个分频时钟，同步参考信号sysref和分频时钟之间的相位关系如图3所示，相位检测电路11根据同步参考信号sysref和分频时钟之间的关系，获得一个n bit的相位偏移值m，n＝3。
28.在本发明实施例中，相位检测电路11还以半个系统时钟system_clk为单位，多次采集获取相位偏移值，并对多次采集结果进行算术平均，得到最终的所述相位偏移值。即最终的相位偏移值ma＝(m1 m2
…
mm)/m，其中mi为第i次采集的相位偏移值，m为采集的数据总个数。
29.在本发明实施例中，相位调整电路12将输入的所述时钟分频信号的相位偏移所述相位偏移值m，得到与所述同步参考信号同步的相位调整后的所述分频时钟信号clk_div1_adjusted，clk_div2_adjusted，
…
，clk_divn_adjusted。具体地，相位调整电路12根据所述相位偏移值m以所述系统时钟的半周期为步进，在0至2
n-1个半周期的2n个相位之间切换，得到与所述同步参考信号同步的相位调整后的所述分频时钟信号。
30.如图4所示，以4分频时钟为例，相位调整可以在0、1、2、3、4、5、6、7总共8个相位之间切换，其中，111表示分频时钟信号clk_div1，clk_div2，clk_div4都为1，对应的相位偏移值m为0，不需要进行调整，011表示相位偏移值m为1，101表示相位偏移值m为2，001表示相位偏移值m为1，110表示相位偏移值m为4，010表示相位偏移值m为5，100表示相位偏移值m为6，
000表示相位偏移值m为7。相位调整电路12在同步点根据相位偏移值m对时钟分频信号调整后得到与所述同步参考信号同步的相位调整后的所述分频时钟信号clk_div1_adjusted，clk_div2_adjusted，clk_div4_adjusted。
31.同步器电路13根据相位调整后的所述分频时钟信号和所述同步参考信号获取本地同步参考信号。同步器电路13根据相位调整后的所述分频时钟信号clk_div1_adjusted，clk_div2_adjusted，
…
，clk_divn_adjusted和所述同步参考信号sysref获取本地同步参考信号sync。
32.以4分频时钟为例，由1分频时钟clk_div1分频得到了clk_div2，clk_div4两个时钟，由1分频时钟clk_div1、2分频时钟clk_div2、4分频时钟clk_div4组成一组输入时钟组合，在相位检测电路11中由同步参考信号sysref对这组时钟进行同时采样，获得一个3bit的相位偏移值m，假设该3bit采样数据为110，则同步参考信号sysref的上升沿处于相位4的半个clk_div1时钟周期内，根据图2以此类推，由此可知分频时钟clk_div4与sysref之间相差了4个相位，在unit3中对clk_div4延时4个相位，即可实现clk_div4与sysref相位同步，从而实现基于sysref的多芯片同步。
33.在本发明实施例中，同步器电路13还实时跟踪调整后的分频时钟相位和参考信号sysref之间的相位关系，根据调整后的所述分频时钟信号和所述同步参考信号之间的相位关系判断是否发生相位偏移，并根据相位偏移情况向所述相位调整电路12返回一组控制字ctrl。
34.若所述分频时钟信号与所述同步参考信号之间相位关系发生了偏移，则所述相位调整电路12根据所述控制字、所述相位偏移值进一步调整所述分频时钟信号的相位，以对相位重新进行同步。若所述分频时钟信号与所述同步参考信号之间相位同相即没有发生偏移，
35.则所述同步器电路13输出本地同步参考信号sync，使得同步参考信号sysref和分频时钟维持同步。
36.以4分频时钟为例的实例仿真参见图5和图6，其中，图5为相位同步前同步参考信号sysref与本地同步参考信号sync的相位关系，图6为相位同步后同步参考信号sysref与同步器电路13输出的本地同步参考信号sync的相位关系，clk_div4_sync为同步后的4分频时钟。a点和b点为需要进行同步的两个点，同步前a点位置为120.98949ns，426.41562mv，b点位置为121.80301ns，615.7426mv；同步后a点位置为370.9899ns，505.26389mv，b点位置为371.01563ns，515.77296mv，同步后x轴差25.723328ps，y轴相差10.509mv，提高了同步精度，从图中也可以看出，未丢失时钟的采样边沿，可应用于对采样精度要求较高的集成电路中。
37.本发明实施例的基于时钟相位调整的同步电路包括：时钟分频电路，用于对输入的系统时钟产生分频时钟信号；相位检测电路，与所述时钟分频电路连接，用于根据输入的同步参考信号和所述分频时钟信号获取相位偏移值；相位调整电路，与所述时钟分频电路和所述相位检测电路连接，用于根据所述相位偏移值调整输入的所述分频时钟信号的相位，得到相位调整后的所述分频时钟信号；同步器电路，与所述相位调整电路连接，用于根据相位调整后的所述分频时钟信号和所述同步参考信号获取本地同步参考信号，能够根据参考信号和分频时钟的相位关系实时快速调整时钟相位，不丢失时钟的采样边沿，可应用
于对采样精度要求较高的集成电路中。
38.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本技术的范围被限于这些例子；在本技术的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本技术的不同方面的许多其它变化，为了简明它们没有在细节中提供。
39.本技术旨在涵盖落入本发明实施例的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本技术的保护范围之内。